SV学习笔记（五）-接口

接口

• SV在Verilog语言基础上拓展了接口（interface）
• 接口提供了一种新型的对抽象级建模的方式
• 接口的使用可以简化建模和验证大型复杂的设计
• Verilog是通过模块之间进行端口连接来完成模块间通信的
• 对于大型的设计，通过端口进行连接将会让硬件集成变得非常乏味和容易出错

• 对于以上的连接，按照Verilog的方式，我们将按照以下步骤进行
  • 对每一个子模块进行端口声明
  • 在上层环境，需要声明非常多的网线
  • 将上层环境的网线在各个模块之间进行连接
• 这种方式使得一些常用总线端口也不得不在多个模块重复声明
• 一些通信协议也不得不在多个模块重复定义
• 在不同模块之间的连接可能会出现不匹配的信号声明和连接
• 一个设计发生了变化，可能会影响多个模块的端口声明和连接

接口的内容

• 接口不单单可以包含变量或者线网，还可以封装模块之间通信的协议
• 此外接口中还可以嵌入与协议有段的断言检查，功能覆盖率收集等模块
• 接口不同于模块（module）的地方在于，接口不允许包含设计层次，即接口无法例化module名单时接口可以例化接口
• 接口中可以进一步声明modport来约束不同模块连接时的信号方向

接口的声明

• 接口的定义同模块定义类似
• 接口也可以有端口，例如外部接入的时钟或者复位信号
• 接口内部可以声明所有的变量或者线网类型

接口的例化

• 接口的例化方式同模块例化一致

• 模块的端口如果声明位input、output或者inout，那么在例化时可以不链接

• 模块的端口如果声明位interface，那么在例化时则必须连接到一个接口实例，或者另外一个接口端口

• 如果一个模块拥有一个接口类型端口，那么要索引该接口中的信号需要通过以下方式：

  <port_name>.<internal_interface_signal_name>
  always @(posedge bus.clock, negedge bus.resetN)
      ...
  

modport

• 接口中的变量或者线网信号，对于连接到该接口的不同模块则可能具备这不同的连接方向
• 接口引入modport（module_port缩写），表示不同的模块看到同一组信号时的视角（连接方向）
• 在接口中声明modport，需要指明modport中各个信号的方向

接口在验证中的应用

• 利用接口，也可以将测试平台同DUT连接在一起

接口总结

• 接口对于设计复用非常有利
• 接口减少了模块之间错误连接的可能性
• 如果要添加新的信号，只需要在接口中声明，而不必在模块中声明
• 由于接口将有关的信号都集合在一起，因此在使用这些信号时需要添加一个层次（接口实例名）
• 接口往往会将有关的信号集合在一起，这意味着对于拥有多组不想管信号的设计而言，他可能需要有多个接口实例才能完成其它模块的连接