SV的接口(interface)
33. SV在Verilog语言的基础上扩展了interface
34. interface提供了新的对抽象级建模的方式;
35. 接口的使用可以简化建模和验证的大型复炸设计;
36. Verilog是通过模块之间的进行端口链接来实现完成模块的通信的;
37. 对于大型的设计,通过端口进行链接将会让硬件集成变得非常乏味且容易出错。
概述
38. 对于总线链接,按照Verilog的方式: 对每个子模块的端口进行声明;在顶层生成很多线网,将每个模块链接起来。
39. 这种方式使得常用的总线端口反复的在各个模块反复出现;而且很容易出错,
40. 一些通信协议也不得不在多个模块中重复定义;
41. 在不同的模块之间的链接可能会出现不匹配的信号声明和链接;
42. 一个设计的变化,可能会影响多个模块的端口声明和连接。
接口的优势
43. SV添加了新的抽象端口类型 interface
44. interface允许多个信号被整合到一起来表示一个单一的抽象端口;
45. 多个模块因此可以使用同一个interface,继而避免分散的多个端口信号连接。
接口的内容
46. 接口里面除了包含变量、线网外,还可以封装模块之间的通信(处理信号–驱动信号和采样信号)。接口用起来语法规则和module—endmodule几乎一样
47. 接口还可以嵌入与协议有关的断言检查,功能覆盖收集等模块;
48. 接口与模块不同的是,接口不允许包含设计层次,即接口无法例化module,但是接口可以例化接口。(module可以例化接口)
接口的声明
SV——接口(interface)
最新推荐文章于 2023-09-10 20:47:03 发布