1.FPGA_Verilog 语法基础之变量类型定义

最新推荐文章于 2023-05-20 07:00:00 发布
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变量类型定义:
wire : 线型

        reg : 寄存器型

输入一定为线型，可以省略，只要没有定义类型的变量一定是线型

输出的变量可以是线型，也可以是寄存器型，由实际需求决定。

always或者initial里的变量必须定义为reg

如果使用assign赋值必须定义为线型

仿真文件无输入输出，均为内部变量

maple_leaf_2
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