【IEEE_Verilog-4.8】整数、实数、时间和实数时间

4.8 Integers, reals, times, and realtimes

除了建模硬件之外，变量在HDL模型中还有其他用途。虽然reg变量可以用于一般目的，例如计算特定net变化值的次数，但提供integer和time变量数据类型是为了方便和使描述更文档化。
声明integer、time、real和realtime变量的语法在语法4-3中给出(来自语法4-2)。

reg变量列表的语法在4.2.2中定义。
integer是一种通用变量，用于操作不被视为硬件寄存器的量。
在需要定时检查的情况下，time变量用于存储和操作仿真时间量，并用于诊断和调试目的。这种数据类型通常与($time)系统函数一起使用(参见17.7.1)。
integer和time变量的赋值方式应与reg相同。应使用过程赋值以触发更改它们的值。

time变量的行为应与至少64位的reg相同，最低有效位为第0位。它们应当是无符号的量，并且应当对它们进行无符号的算术运算。相比之下，integer变量应被视为有符号的reg，最低有效位为零位。对整数变量进行算术运算，结果应为二进制补码的结果。
允许向量reg、integer变量和time变量的位选择和部分选择(见5.2)。

具体实现可能会限制integer变量的最大大小，但它至少应该是32位。Verilog HDL除了支持integer和time变量数据类型外，还支持real常数和real变量数据类型。除了以下限制，声明为real的变量可以在使用integer和time变量的相同位置使用:
— 并不是所有的Verilog HDL运算符都可以用于real数值。real数和real变量的有效和无效操作符列表如表5-2和表5-3所示。
— real变量在声明中不能使用范围。
— real变量的初始值默认为零。

realtime声明应与real声明同义对待，并可互换使用。
例如:

integer a; // integer value
time last_chng; // time value
real float ; // a variable to store a real value
realtime rtime ; // a variable to store time as a real value

4.8.1 Operators and real numbers运算符和实数

对实数和实数变量使用逻辑或关系操作符的结果是一位标量值。并不是所有的Verilog HDL运算符都可以用于包含实数和实数变量的表达式。表5-2列出了用于实数和实数变量的有效操作符。在下列情况下也禁止使用实数常数和实数变量:
— 边缘描述符(上升沿，下降沿)应用于实数变量
— 位选择或部分选择声明为实变量的引用
— 向量的位选择或部分选择引用的实数索引表达式

4.8.2 Conversion转换

实数转换为整数的方法是将实数四舍五入到最接近的整数，而不是截断。将实数赋值为整数时，应进行隐式转换。如果实数的小数部分正好是0.5，则应该四舍五入。
当一个表达式被赋给一个实数时，就会发生隐式转换。在net或变量中为x或z的个别位在转换时为零。
有关执行显式转换的系统任务的讨论请参见17.8。