systemverilog中automatic的用法

verilog在20世纪80年代被创建的时，最初的目的用来描述硬件。**因此语言中的所有对象都是静态分配的。**特别是，子程序参数和局部变量是被存放在固定位置的，而不像其他编程语言那样存放在堆栈区里。

在verilog-1995中，如果你试图在测试程序里的多个地方调用同一任务，由于任务里的局部变量会使用共享的静态存储区，所以不同的线程之间会窜用这些变量。
在verilog-2001中，可以指定任务task、函数function和模块module使用自动存储，从而迫使仿真器使用堆栈区存储局部变量。

systemverilog中module,program, function和task都是静态的，可以在module,program,function和task加入automatic用做动态的。
systemverilog中class是动态的。

//有 "automatic"
module tryfact;
	// define the function
	function automatic integer factorial (input [31:0] operand);
	if (operand >= 2)
		factorial = factorial (operand - 1) * operand;
	else
		factorial = 1;
	endfunction: factorial
	
	// test the function
	integer result;
	initial begin
		for (int n = 0; n <= 7; n++) begin
			result = factorial(n);
			$display("%0d factorial=%0d", n, result);
		end
	end
endmodule: tryfact

The simulation results are as follows:
0 factorial=1
1 factorial=1
2 factorial=2
3 factorial=6
4 factorial=24
5 factorial=120
6 factorial=720
7 factorial=5040
//没有automic
The simulation results are as follows:
0 factorial=1
1 factorial=1
2 factorial=1
3 factorial=1
4 factorial=1
5 factorial=1
6 factorial=1
7 factorial=1
//简单的说,如果声明为automic的函数,任务,则支持迭代,否则不支持.