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原创 2021-06-29
1.实验目的:(1)、掌握门级建模语句。(2)、掌握数据流级建模语法。(3)、熟悉实例化语句。(4)、理解端口连接规则。2.实验内容:参照书本上的代码,然后用quartus ii和modlsim进行联合仿真3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。在这里插入图片描述:4实验工具:pc机和Quartur ii软件和modlsim软件。5.实验截图:在这里插入图片描述在这里插入图片描述6.实验视频:请下载哔哩哔哩动画打开此网址:https://www.bi
2021-06-29 19:18:10
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原创 2021-06-29
实验目的:运用Quartur ii软件和modlsim软件并进行联合仿真。2.实验工具:Quartur ii软件和modlsim软件。3.实验过程:打开quartus新建一个工程,在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成,打开Verilog,将我们写的代码输入并保存在自己刚才保存的文件夹中4.实验截图:4.实验视频:请下载哔哩哔哩打开网址:5…实验代码:module downcount(R,Clock,E,L,Q);parameter n=8;
2021-06-29 18:25:18
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原创 2021-06-26
1.实验目的:下载Quartur ii软件和modlsim并进行联合仿真。2.实验内容:参照书本上的代码,然后用quartus ii和modlsim进行联合仿真3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。****4实验工具:pc机和Quartur ii软件和modlsim软件。5.实验截图:6.实验视频:请下载哔哩哔哩动画打开此网址:【VerilogHDL高级数字设计(第二版)P183 例6.27-哔哩哔哩】7.实验代码:module decoder3
2021-06-26 00:32:20
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原创 2021-06-26
1.实验目的:下载Quartur ii软件和modlsim并进行联合仿真。2.实验内容:参照书本上的代码,然后用quartus ii和modlsim进行联合仿真3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。在这里插入图片描述:4实验工具:pc机和Quartur ii软件和modlsim软件。5.实验截图:在这里插入图片描述在这里插入图片描述6.实验视频:请下载哔哩哔哩动画打开此网址:https://www.bilibili.com/video/BV1R
2021-06-26 00:25:26
110
原创 2021-06-25
1.实验目的:下载Quartur ii软件和modlsim并进行联合仿真。2.实验内容:参照书本上的代码,然后用quartus ii和modlsim进行联合仿真3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。在这里插入图片描述:4实验工具:pc机和Quartur ii软件和modlsim软件。5.实验截图:在这里插入图片描述![在这里插入图片描述](https://img-blog.csdnimg.cn/20210625181912589.png?x-oss-pr
2021-06-25 18:22:35
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原创 2021-06-25
1.实验目的:下载Quartur ii软件和modlsim并进行联合仿真。2.实验内容:参照网络上教程的代码,然后用quartus ii和modlsim进行联合仿真3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。在这里插入图片描述4实验工具:pc机和Quartur ii软件和modlsim软件。5.实验截图:6.实验视频:请下载哔哩哔哩动画打开此网址:https://www.bilibili.com/video/BV1e64y197Re7.实验代码:modul
2021-06-25 18:13:41
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原创 2021-06-25
1.实验目的:下载Quartur ii软件和modlsim软件并进行联合仿真。2.实验工具:pc机和Quartur ii软件和modlsim软件。3.实验过程:打开quartus新建一个工程,在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成,打开Verilog,将我们写的代码输入并保存在自己刚才保存的文件夹中4.实验截图:4.实验视频:请下载哔哩哔哩打开网址:5…实验代码:module fulladd(sum,c_cut,a,b,c_in);output
2021-06-25 17:50:18
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原创 2021-06-04
一、实验目的Quartus || 原理仿真二、实验内容时序逻辑的测试模块三、实验代码第一个实验代码module p2s(data_in,clock,reset,load, data_out,done);input [3:0] data_in;input clock, reset ,load;output data_out;output done;reg done;reg [3:0]temp;reg [3:0]cnt;always @(posedge clock or posedg
2021-06-04 15:37:01
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原创 2021-04-15
1.实验目的:下载Quartur ii软件和modlsim软件并进行联合仿真。2.实验工具:pc机和Quartur ii软件和modlsim软件。3.实验过程:打开quartus新建一个工程,在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成,打开Verilog,将我们写的代码输入并保存在自己刚才保存的文件夹中4.实验截图:4.实验视频:请下载哔哩哔哩打开网址:https://www.bilibili.com/video/BV1Ti4y1A7y55…实验代
2021-04-15 22:17:09
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原创 quaeturs II 实验报告
1.实验目的:下载Quartur ii软件并进行图片仿真和代码仿真。2.实验内容:参照书上内容完成代码仿真。3.实验原理: 具体原理参照书上内容。4.实验工具:pc机和Quartur ii软件5.实验截图:6.实验视频:复制粘贴以下网站地址:可查看https://t.bilibili.com/?spm_id_from=333.851.b_696e7465726e6174696f6e616c486561646572.287.实验代码:module examplel (x1,x2,
2021-03-14 15:26:41
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原创 Quaeturs II实验
Quaeturs II实验报告1.实验目的:下载Quartur ii软件并进行图片仿真和代码仿真。2.实验内容:参照书上内容完成代码仿真。3.实验原理: 具体原理参照书上内容。4.实验工具:iipc机和Quartur ii软件5.实验截图:6.实验视频:搜索https://t.bilibili.com/?spm_id_from=333.851.b_696e7465726e6174696f6e616c486561646572.287.实验代码:module examplel (x1,
2021-03-14 14:44:24
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空空如也
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