2021-06-04

最新推荐文章于 2022-11-13 21:30:52 发布

BMM111

最新推荐文章于 2022-11-13 21:30:52 发布

阅读量93

点赞数

分类专栏：学习文章标签： mysql

本文链接：https://blog.csdn.net/miludeboke/article/details/117559783

版权

学习专栏收录该内容

8 篇文章 0 订阅

订阅专栏

本次实验旨在利用Quartus和Modelsim工具进行时序逻辑电路和3-to-8线解码器的原理仿真。实验中，首先展示了一个时序逻辑测试模块，该模块在接收到时钟、复位和加载信号后，能对输入数据进行移位操作。其次，实现了一个3-to-8线解码器，根据输入的三位二进制码，解码输出相应的八位数据并附带使能信号。实验通过代码及视频演示了整个仿真过程，展示了数字逻辑设计的基础应用。

摘要由CSDN通过智能技术生成

一、实验目的
Quartus || 原理仿真
二、实验内容
时序逻辑的测试模块
三、实验代码
第一个实验代码
module p2s(data_in,clock,reset,load, data_out,done);
input [3:0] data_in;
input clock, reset ,load;
output data_out;
output done;
reg done;
reg [3:0]temp;
reg [3:0]cnt;
always @(posedge clock or posedge reset )
begin
if(reset)
begin
temp<=0;
cnt<=0;
done<=1;
end
else if(load)
begin
temp<=data_in;
cnt<=0;
done<=0;
end
else if(cnt3)
begin
temp <= {temp[2:0],1’b0};
cnt<=0;
done<=1;
end
else
begin
temp <= {temp[2:0],1’b0};
cnt<=cnt+1;
done<=0;
end
end
assign data_out=(done1)?1’bz:temp[3];
endmodule
第二个实验代码
module decoder3x8(din,en,dout,ex);
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;

always @(din or en)
if(en)
begin
dout=8’b1111_1111;
ex=1’b1;
end
else
begin
case(din)
3’b000:begin
dout=8’b1111_1110;
ex=1’b0;
end
3’b001:begin
dout=8’b1111_1101;
ex=1’b0;
end
3’b010: begin
dout=8’b1111_1011;
ex=1’b0;
end
3’b011:begin
dout=8’b1111_0111;
ex=1’b0;
end
3’b100: begin
dout=8’b1110_1111;
ex=1’b0;
end
3’b101: begin
dout=8’b1101_1111;
ex=1’b0 ;
end
3’b110:begin
dout=8’b1011_1111;
ex=1’b0 ;
end
3’b111: begin
dout=8’b0111_1111;
ex=1’b0;
end
default:begin
dout=8’b1111_1111;
ex=1’b0;
end
endcase
end