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学习
文章平均质量分 51
BMM111
这个作者很懒,什么都没留下…
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2021-06-29
1.实验目的: (1)、掌握门级建模语句。 (2)、掌握数据流级建模语法。 (3)、熟悉实例化语句。 (4)、理解端口连接规则。 2.实验内容: 参照书本上的代码,然后用quartus ii和modlsim进行联合仿真 3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。 在这里插入图片描述: 4实验工具: pc机和Quartur ii软件和modlsim软件。 5.实验截图: 在这里插入图片描述 在这里插入图片描述 6.实验视频: 请下载哔哩哔哩动画打开此网址: https://www.bi原创 2021-06-29 19:18:10 · 123 阅读 · 0 评论 -
2021-06-26
1.实验目的: 下载Quartur ii软件和modlsim并进行联合仿真。 2.实验内容: 参照书本上的代码,然后用quartus ii和modlsim进行联合仿真 3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。 ** ** 4实验工具: pc机和Quartur ii软件和modlsim软件。 5.实验截图: 6.实验视频: 请下载哔哩哔哩动画打开此网址: 【VerilogHDL高级数字设计(第二版)P183 例6.27-哔哩哔哩】 7.实验代码: module decoder3原创 2021-06-26 00:32:20 · 102 阅读 · 0 评论 -
2021-06-26
1.实验目的: 下载Quartur ii软件和modlsim并进行联合仿真。 2.实验内容: 参照书本上的代码,然后用quartus ii和modlsim进行联合仿真 3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。 在这里插入图片描述: 4实验工具: pc机和Quartur ii软件和modlsim软件。 5.实验截图: 在这里插入图片描述 在这里插入图片描述 6.实验视频: 请下载哔哩哔哩动画打开此网址: https://www.bilibili.com/video/BV1R原创 2021-06-26 00:25:26 · 101 阅读 · 0 评论 -
2021-06-25
1.实验目的: 下载Quartur ii软件和modlsim并进行联合仿真。 2.实验内容: 参照书本上的代码,然后用quartus ii和modlsim进行联合仿真 3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。 在这里插入图片描述: 4实验工具: pc机和Quartur ii软件和modlsim软件。 5.实验截图: 在这里插入图片描述 ![在这里插入图片描述](https://img-blog.csdnimg.cn/20210625181912589.png?x-oss-pr原创 2021-06-25 18:22:35 · 92 阅读 · 0 评论 -
2021-06-25
1.实验目的: 下载Quartur ii软件和modlsim并进行联合仿真。 2.实验内容: 参照网络上教程的代码,然后用quartus ii和modlsim进行联合仿真 3.实验原理:按照视频上的内容,书写和运行代码,完成联合仿真操作。 在这里插入图片描述 4实验工具: pc机和Quartur ii软件和modlsim软件。 5.实验截图: 6.实验视频: 请下载哔哩哔哩动画打开此网址: https://www.bilibili.com/video/BV1e64y197Re 7.实验代码: modul原创 2021-06-25 18:13:41 · 76 阅读 · 0 评论 -
2021-06-25
1.实验目的:下载Quartur ii软件和modlsim软件并进行联合仿真。 2.实验工具:pc机和Quartur ii软件和modlsim软件。 3.实验过程:打开quartus新建一个工程,在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成,打开Verilog,将我们写的代码输入并保存在自己刚才保存的文件夹中 4.实验截图: 4.实验视频:请下载哔哩哔哩打开网址: 5…实验代码:module fulladd(sum,c_cut,a,b,c_in); output原创 2021-06-25 17:50:18 · 52 阅读 · 0 评论 -
2021-06-04
一、实验目的 Quartus || 原理仿真 二、实验内容 时序逻辑的测试模块 三、实验代码 第一个实验代码 module p2s(data_in,clock,reset,load, data_out,done); input [3:0] data_in; input clock, reset ,load; output data_out; output done; reg done; reg [3:0]temp; reg [3:0]cnt; always @(posedge clock or posedg原创 2021-06-04 15:37:01 · 73 阅读 · 0 评论 -
2021-04-15
1.实验目的:下载Quartur ii软件和modlsim软件并进行联合仿真。 2.实验工具:pc机和Quartur ii软件和modlsim软件。 3.实验过程:打开quartus新建一个工程,在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成,打开Verilog,将我们写的代码输入并保存在自己刚才保存的文件夹中 4.实验截图: 4.实验视频:请下载哔哩哔哩打开网址:https://www.bilibili.com/video/BV1Ti4y1A7y5 5…实验代原创 2021-04-15 22:17:09 · 67 阅读 · 0 评论