推挽、开漏、强上拉、弱上拉、强下拉、弱下拉输出

概述
近来面试时经常问到推挽输出和开漏输出的优缺点。针对这两种输出我来个专门的介绍。

推挽输出（Push-Pull Output）
推挽输出结构是由两个MOS或者三极管收到互补控制的信号控制，两个管子时钟一个在导通，一个在截止，如图1所示：

在这里插入图片描述

图1 推挽输出结构
推挽输出的最大特点是可以真正能真正的输出高电平和低电平，在两种电平下都具有驱动能力。

补充说明：所谓的驱动能力，就是指输出电流的能力。对于驱动大负载（即负载内阻越小，负载越大）时，例如IO输出为5V，驱动的负载内阻为10ohm，于是根据欧姆定律可以正常情况下负载上的电流为0.5A（推算出功率为2.5W）。显然一般的IO不可能有这么大的驱动能力，也就是没有办法输出这么大的电流。于是造成的结果就是输出电压会被拉下来，达不到标称的5V。当然如果只是数字信号的传递，下一级的输入阻抗理论上最好是高阻，也就是只需要传电压，基本没有电流，也就没有功率，于是就不需要很大的驱动能力。

对于推挽输出，输出高、低电平时电流的流向如图 2所示。所以相比于后面介绍的开漏输出，输出高电平时的驱动能力强很多。

图2 灌电流与拉电流
但推挽输出的一个缺点是，如果当两个推挽输出结构相连在一起，一个输出高电平，即上面的MOS导通，下面的MOS闭合时；同时另一个输出低电平，即上面的MOS闭合，下面的MOS导通时。电流会从第一个引脚的VCC通过上端MOS再经过第二个引脚的下端MOS直接流向GND。整个通路上电阻很小，会发生短路，进而可能造成端口的损害。这也是为什么推挽输出不能实现" 线与"的原因。

开漏输出（Open Drain Output）
常说的与推挽输出相对的就是开漏输出，对于开漏输出和推挽输出的区别最普遍的说法就是开漏输出无法真正输出高电平，即高电平时没有驱动能力，需要借助外部上拉电阻完成对外驱动。下面就从内部结构和原理上说明为什么开漏输出输出高电平时没有驱动能力，以及进一步比较与推挽输出的区别。

首先需要介绍一些开漏输出和开集输出。这两种输出的原理和特性基本是类似的，区别在于一个是使用MOS管，其中的"漏"指的就是MOS管的漏极；另一个使用三极管，其中的"集"指的就是MOS三极管的集电极。这两者其实都是和推挽输出相对应的输出模式，由于使用MOS管的情况较多，很多时候就用"开漏输出"这个词代替了开漏输出和开集输出。

介绍就先从开集输出开始

图 3边的电路是开集（OC）输出最基本的电路，当输入为高电平时，NPN三极管导通，Output被拉到GND，输出为低电平；当输入为低电平时，NPN三极管闭合，Output相当于开路（输出高阻）。高电平时输出高阻（高阻、三态以及floating说的都是一个意思），此时对外没有任何的驱动能力。这就是开漏和开集输出最大的特点，如何利用该特点完成各种功能稍后介绍。这个电路虽然完成了开集输出的功能，但是会出现input为高，输出为低；input为低，输出为高的情况。

图 3右边的电路中多使用了一个三极管完成了"反相"。当输入为高电平时，第一个三极管导通，此时第二个三极管的输入端会被拉到GND，于是第二个三极管闭合，输出高阻；当输入为低电平时，第一个三极管闭合，此时第二个三极管的输入端会被上拉电阻拉到高电平，于是第二个三极管导通，输出被拉到GND。这样，这个电路的输入与输出是同相的了。

接下来介绍开漏输出的电路，如图4所示。原理与开集输出基本相同，只是将三极管换成了MOS而已。

图4 OD
接着说说开漏、开集输出的特点以及应用，由于两者相似，后文中若无特殊说明，则用开漏表示开漏和开集输出电路。

开漏输出最主要的特性就是高电平没有驱动能力，需要借助外部上拉电阻才能真正输出高电平，其电路如图5所示。

图5 OD门上拉
当MOS管闭合时，开漏输出电路输出高电平，且连接着负载时，电流流向是从外部电源，流经上来电阻RPU，流进负载，最后进入GND。

开漏输出的这一特性一个明显的优势就是可以很方便的调节输出的电平，因为输出电平完全由上拉电阻连接的电源电平决定。所以在需要进行电平转换的地方，非常适合使用开漏输出。
开漏输出的这一特性另一个好处在于可以实现"线与"功能，所谓的"线与"指的是多个信号线直接连接在一起，只有当所有信号全部为高电平时，合在一起的总线为高电平；只要有任意一个或者多个信号为低电平，则总线为低电平。而推挽输出就不行，如果高电平和低电平连在一起，会出现电流倒灌，损坏器件。
两者比较

上拉（Pull Up ）或下拉（Pull Down）电阻（两者统称为“拉电阻”）最基本的
作用是：将状态不确定的信号线通过一个电阻将其箝位至高电平（上拉）或低电平（下拉），无论它的具体用法如何，这个基本的作用都是相同的，只是在不同应用场合中会对电阻的阻值要求有所不同，从而也引出了诸多新的概念，本节我们就来小谈一下这些内容。
如果拉电阻用于输入信号引脚，通常的作用是将信号线强制箝位至某个电平，以防止信号线因悬空而出现不确定的状态，继而导致系统出现不期望的状态，如下图所示：

在实际应用中，10K欧姆的电阻是使用数量最多的拉电阻。需要使用上拉电阻还是下拉电阻，主要取决于电路系统本身的需要，比如，对于高有效的使能控制信号（EN）， 我们希望电路系统在上电后应处于无效状态，则会使用下拉电阻。
假设这个使能信号是用来控制电机的，如果悬空的话，此信号线可能在上电后（或在运行中）受到其它噪声干扰而误触发为高电平，从而导致电机出现不期望的转动，这肯定不是我们想要的，此时可以增加一个下拉电阻。
而相应的，对于低有效的复位控制信号（RST#），我们希望上电复位后处于无效状态，则应使用上拉电阻。

大多数具备逻辑控制功能的芯片（如单片机、FPGA等）都会集成上拉或下拉电阻，用户可根据需要选择是否打开，STM32单片机GPIO模式即包含上拉或下拉，如下图所示（来自ST数据手册）：

根据拉电阻的阻值大小，我们还可以分为强拉或弱拉（weak pull-up/down），芯片内部集成的拉电阻通常都是弱拉（电阻比较大），拉电阻越小则表示电平能力越强（强拉），可以抵抗外部噪声的能力也越强（也就是说，不期望出现的干扰噪声如果要更改强拉的信号电平，则需要的能量也必须相应加强），但是拉电阻越小则相应的功耗也越大，因为正常信号要改变信号线的状态也需要更多的能量，在能量消耗这一方面，拉电阻是绝不会有所偏颇的，如下图所示：

对于上拉电阻R1而言，控制信号每次拉低L都会产生VCC/R1的电流消耗（没有上拉电阻则电流为0），相应的，对于下拉电阻R2而言，控制信号每次拉高H也会产生VCC/R2R 电流消耗（本文假设高电平即为VCC）。

强拉与弱拉之间没有严格说多少欧姆是强弱的分界，一般我们使用的拉电阻都是弱拉，这样我们仍然可以使用外部控制信号将已经上/下拉的信号线根据需要进行电平的更改。
强拉电阻的极端就是零欧姆电阻，亦即将信号线直接与电源或地相连接，比如，对于EEPROM存储芯片24C02应用电路，如下图所示：

其中，E0,E1,E2（地址配置位）在应用中通常都是直接强上拉到电源VCC，或强下拉到GND，因为存储芯片的地址在系统运行过程中是不会再发生变化的，同样，芯片的写控制引脚WC（Write Control）也被强下拉到GND。

拉电阻作为输出（或输入输出）时牵涉到的知识点会更多一些，但本质的功能也是将电平箝位，最常见的输出上拉电阻出现在开集（Open Collector,OC）或开漏（Open Drain,OD）结构的引脚。
我们有很多芯片的输出引脚是推挽输出结构（Output Push-Pull），如下图所示（还有一种反相输出的结构，本质也是一样的）：

推挽输出结构引脚的特点是：无论引脚输出高电平“H”还是低电平“L”，都有比较强的驱动能力（输入或输出电流能力）！

当推挽输出结构的控制信号为低电平“L”时，Q1截止Q2导通，电流I1由电源VCC经负载RL与三极管Q2流向公共地，我们称此电流为灌电流（Sink Current），也就是外部电流灌入芯片内部，如下图所示：

相应的，当推挽输出结构的控制信号为高电平“H”时，Q1导通Q2截止，电流I1由电源VCC经三极管Q1与负载RL流向公共地，我们称此电流为拉电流（Source Current），也就是芯片内部可以向外提供的电流（所以称之为“源电源”），从另一个角度讲，也就是外电路可以从芯片中拉走多少电流，如下图所示：

灌电流能力与拉电流能力也称为芯片引脚的驱动能力。对于任何给定的芯片，引脚的驱动能力都是有限的，如下图所示为STM32单片机的IO引脚电流驱动能力（来自ST数据手册）：

由上表可知，STM32的IO引脚的驱动能力为25mA，负号“-”表示电流的方向，灌与拉的电流方向是相反的（表中SUNK为SINK的过去分词）
由于芯片引脚的驱动能力都是有限的，如果引脚驱动的负载比较重，将可能导致输出电平不正确（无法输出预定的电平），如下图所示：

假定芯片的供电电压为3.3V（忽略晶体管饱和压降），则输出最大电流25mA时，负载RL的值约为132欧姆（3.3V/25mA），如果负载值小于132欧姆，则相应输出电流会更大（超过25mA），但是芯片引脚只能提供最大25mA的电流，因此，输出电平将会下降（老板你只给我2500月薪，我就只能干2500的活，你要我干更多的活得开更多的工资，一个道理）

一般情况下，这种驱动重负载（小电阻）的电路连接是不会烧毁内部晶体管的，因为内部也是有限流电阻的，换句话讲，就算输出引脚对地短路，输出电流也不会超过最大的驱动能力（除非是不正规的芯片），当然，在实际应用过程中尽量不要超出引脚的驱动能力。

而OC（OD）的引脚输出结构有所不同（OC结构存在于三极管，而OD结构存在于场效管，下面以OC输出结构为例，OD输出结构的原理是一致的），如下图所示：

当三极管Q1的驱动控制信号为高电平“H”时，Q1饱和导通，将对应输出引脚拉为低电平“L”，如下图所示：

但是当控制驱动信号为低电平“L”时，三极管Q1截止，如果没有外部上拉电阻的话，该引脚相当于悬空（高阻态），无法输出高电平，也就是说，OC/OD结构输出的引脚没有拉电流（向外部电路提供电流）能力。因此，我们通常都会将OC/OD引脚通过外接电阻上拉到电源电压VCC，这样引脚输出高电平时的拉电流就直接由电源VCC提供，如下图所示：

大多数比较器芯片的输出都是OD/OC输出结构，如下图所示（来自TI比较器LM393数据手册）：

很多芯片或模块向外反馈系统状态的信号引脚也是这种结构，这样用户就可以根据电路系统实际需要将电平上拉到对应的电源电压VCC，就可以省略电平转换了，如下图所示（来自东芝步进电机控制芯片TB6560数据手册）：

I2C（Inter Integrated Circuit,内部集成电路）总线也是典型的OD输出结构的应用，如下图所示：

其中，SCL与SDA都是OD输出结构输出，这样的好处是可以作为双向数据总线（也称“线或Wire-OR”功能）。

如果芯片引脚使用之前描述的推挽结构，则两个或多个芯片的引脚连接时将如下图所示：

假设如上图所示芯片的输出分别为0与1，则两者直接相互连接后，会有非常大的电流自电源VCC经Q1与Q4到公共地，虽然大多数情况下不至于烧芯片，但也会引起很大的功率消耗，同时也会导致数据冲突（芯片1总会试图将数据线拉高，而芯片2则会试图将数据线拉低，我们称之为数据冲突或总线冲突，表示双方都在抢占总线）

如果使用OC/OD输出结构，则相应的电路如下图所示：

此时，无论两个芯片的引脚输出什么状态，都不会引起数据冲突，配合各自芯片内部的数据识别电路及仲裁系统，双方都可以主动给另一方发送信息，也就是说，任何一方都可以将信号线拉高或拉低，而不会影响起数据冲突。

我们所熟悉的51单片机P0口也是OD结构，如下图所示（来自ATMEL单片机AT89C51数据手册）：

这样我们可以使用同一个P0口，再配合多个片选信号即可访问多个外挂的存储芯片。

前面所述上拉电阻的阻值对输入引脚引起的功耗同样适用于输出拉电阻，因此拉电阻不宜太小，但在输出信号速度比较快的电路下，拉电阻也不宜太大，如下图所示为I2C总线上拉电阻的参考最大值（来自ST存储芯片 AT24C02数据手册）。

在总线上总会有些杂散电容CBUS，这些电容与上拉电阻RL形成了一个RC充放电电路，上拉电阻越大则充放电常数越大，这样会把原先比较陡峭的数据边沿变得平缓，如下图所示：

严重的情况下将导致数据无法正常识别，这样我们只能进一步优化电路参路，或降低通讯的速率。

推挽输出:可以输出高,低电平,连接数字器件；推挽结构一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止

开漏输出:输出端相当于三极管的集电极. 要得到高电平状态需要上拉电阻才行. 适合于做电流型的驱动,其吸收电流的能力相对强(一般20ma以内).

上拉电阻：

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需 要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC（集电极开路）门电路必须加上拉电阻，才能使用。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通 路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑

以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：

1. 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意 两者之间的均衡。

2． 下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电 路提供足够的电流。

3． 高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电 阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。

4． 频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电 阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。

下拉电阻的设定的原则和上拉电阻是一样的

OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。

选上拉电阻时：500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。

当输出高电平时，忽略管子的漏电流，两输入口需200uA

200uA x15K=3V

即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了） 在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。

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上拉电阻：

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路必须加上拉电阻，才能使用。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑

以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：

1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。

2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。

3．高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。

4．频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。

下拉电阻的设定的原则和上拉电阻是一样的。

OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。

选上拉电阻时：

500uAx8.4K=4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。

当输出高电平时，忽略管子的漏电流，两输入口需200uA

200uAx15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列

设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）

在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。

1.电阻作用：

l接电组就是为了防止输入端悬空

l减弱外部电流对芯片产生的干扰

l保护cmos内的保护二极管,一般电流不大于10mA

l上拉和下拉、限流

l1.改变电平的电位，常用在TTL-CMOS匹配

2.在引脚悬空时有确定的状态

3.增加高电平输出时的驱动能力。

4、为OC门提供电流

l那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。

l如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能控制如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之，

l尤其用在接口电路中,为了得到确定的电平,一般采用这种方法,以保证正确的电路状态,以免发生意外,比如,在电机控制中,逆变桥上下桥臂不能直通,如果它们都用同一个单片机来驱动,必须设置初始状态.防止直通!

2、定义：

l上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！

l上拉是对器件注入电流，下拉是输出电流

l弱强只是上拉电阻的阻值不同，没有什么严格区分

l对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

3、为什么要使用拉电阻：

l一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。

l数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！

l一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平，C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗：

比如：当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于检测低电平的输入。

l上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的,也就是灌电流。