【验证小bai】verdi中内置tcl工具的使用:getConstAssign

本文介绍了SystemVerilog和UVM环境下的Verdi工具中内置的TCL命令`getConstAssign`。该命令用于查找指定层级及其子层级中的常量赋值信号,包括在分支条件中的赋值。尽管作者承认学习Verdi的TCL工具编写有一定难度,但通过对内置工具的简单总结,希望能发掘其潜在的价值。
摘要由CSDN通过智能技术生成

前言

我一直有个梦想,就是学习下verdi的tcl工具编写和npi函数,但是有一说一确实对我来说这个学习过程确实太难了。于是就想着通过verdi内置的工具来学习下,不过五分钟热度就过去了。但是呢还是可以把里面这些工具简单总结下,万一能从里面发现惊喜呢。

getConstAssign

经典驼峰命名法,右键可以看到原码:

真希望我也可以写出这么漂亮的tcl工具来。这个工具本身就很简单啦, 用来获取指定层级及以下各层级的赋常值的信号,当然了这个没有那么智能,一些分支条件中的赋常值也会被cover进来,使用效果:

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