【前端验证】环境仿真中对于寄存器配置的随机策略讨论

尼德兰的喵

已于 2023-02-20 18:02:05 修改

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分类专栏：芯片前端验证 uvm ral_model与寄存器集成尼德兰的喵全内容专栏文章标签：前端 uvm verilog 芯片

于 2023-02-20 18:00:22 首次发布

本文链接：https://blog.csdn.net/moon9999/article/details/129129077

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前言

本篇文章旨在讨论环境仿真中对于寄存器配置的随机。

寄存器域的随机性

使用ralgen生成的寄存器本身是rand属性的，也就是说其自身是可以通过约束随机的方式在用例中进行随机性配置的，比如下面这个寄存器：

class ral_reg_REG_PRJ_sys_cfg_base_config extends uvm_reg;
    rand uvm_reg_field mode;
    rand uvm_reg_field kernel_size;
    rand uvm_reg_field stride;

    function new(string name = "REG_PRJ_sys_cfg_base_config");
        super.new(name, 32,build_coverage(UVM_NO_COVERAGE));
    endfunction: new
   virtual function void build();
      this.mode = uvm_reg_field::type_id::create("mode",,get_full_name());
      this.mode.configure(this, 2, 0, "RW", 1, 2'h0, 1, 1, 0);
      this.kernel_size = uvm_reg_field::type_id::create("kernel_size",,get_full_name());
      this.kernel_size.configure(this, 20, 2, "RW", 1, 20'hab, 1, 1, 0);
      this.stride = uvm_reg_field::type_id::create("stride",,get_full_name());
      this.