nios ii FIFO读取FPGA数据交互实验1

最新推荐文章于 2022-11-24 09:04:23 发布

尼德兰的喵

最新推荐文章于 2022-11-24 09:04:23 发布

阅读量3.6k

点赞数 1

分类专栏： FPGA相关 EDA工具使用笔记文章标签： NiOS ii altera quartus 硬件 fpga

本文链接：https://blog.csdn.net/moon9999/article/details/56848607

版权

EDA工具使用笔记同时被 2 个专栏收录

23 篇文章 17 订阅 ¥9.90 ¥99.00

订阅专栏

超级会员免费看

FPGA相关

17 篇文章 1 订阅 ¥19.90 ¥99.00

订阅专栏

超级会员免费看

本文档记录了一个使用ALTERA DE2板卡，通过FPGA (Cyclone II) 和NiOS II软核进行FIFO数据交互的实验过程。在实验中，数据成功从FPGA传入NiOS II，但发现读取数值从9开始，揭示了潜在的时序问题。作者提出FIFO的fifo_full状态是自动更新的，并且输入由fifo_in_en信号控制。

摘要由CSDN通过智能技术生成

实验所用板子为altera经典的DE2板子，FPGA为Cyclone II:EP2C35F672C6，quartus版本为13.0

1.建立工程，导入管脚图DE2_pin_assignments.csv文件，写入硬件代码并编译。最终的硬件verilog代码如下（部分代码需要在生成Qsys文件之后才能编译通过）：

module work(
	CLOCK_50,
	KEY,
	SW,
	LEDR
	);
input CLOCK_50;
input [3:0]KEY;
input [17:0]SW;
output [17:0]LEDR;
wire rst;
assign rst = KEY[0];
assign LEDR = SW;//用LEDR判定程序是否烧录成功

wire pio_out;
reg [31:0]fifo_in;//写入片内FIFO的数据
wire fifo_in_en;//写使能信号
wire fifo_full;//NiOS输出
NiOS_ii u0 ( //之后的代码在生成NiOS核之后再写入
        .clk_clk        (CLOCK_50),        //     clk.clk
        .reset_reset_n  (KEY[0]),  //   reset.reset_n
        .pio_out_export (pio_out),  // pio_out.export
	.fifo_in_writedata   (fifo_in),   // fifo_in.writed