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RSS订阅原创 verilog时钟分频设计
1.偶分频模块设计偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。M = 时钟输入频率 / 时钟输出频率N = M / 2如输入时钟为50M，输出时钟为25M，则M=2，N=1。偶分频则意味着M为偶数。以M=4，N=2为例，我们希望得到的输出时钟时序如下：因此只需要将counter以clk_in为时钟驱动计数，当counter = (N-1)时
2017-07-12 15:42:48
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原创 testbench——双向端口的仿真
双向端口（inout）可以通过引脚复用来节省引脚。在控制信号控制下，inout既可作为输入input也可作为输出output，因此对其仿真描述不当可能会引起仿真错误。当然，不只在testbench中，在程序中对inout口一般也是要做特殊处理的。testbench：`timescale 1ns / 1ps///////////////////////////////////////
2017-07-11 11:17:02
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原创 每日工作记录——W5500网口ping中出现的问题
报错：PING: 传输失败。常见错误。PING: 传输失败。General failure.说明此事W5500与电脑不在一个网段，在网络设置里把二者的网段设置好，如都在192.168.1.X局域网里。报错：来自 169.254.134.20 的回复：无法访问目标主机。这一般是电脑与W5500的IP地址重复了，修改下其中之一的IP地址。
2017-07-11 10:18:45
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转载 EDK学习笔记——C函数整理
XGpio_Initialize( XGpio * InstancePtr,u16 DeviceId) ;InstancePtr:指向设备的指针（自己定义），DeviceId：设备id,xparameters.h中找到。返回：XST_SUCCESS（成功），XST_DEVICE_NOT_FOUND（失败）。XGpio_SetDataDirection(XGpio
2017-07-09 17:30:13
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原创 altera小实验——ROM读取
在研究固定系数乘法器的查超标法，需要用到ROM存储器，因此探究了下初步使用。器件：altera Cyclone III1.建立工程与主文件2.建立ROM的初始化文件由于ROM不可写入，因此其数据的存储需要一个初始化文件，里面预写入ROM中的存储数据。在File->New...里选择Hex文件或MIF文件都可以，用MIF文件更加容易借助其他工具如MATLAB等进行修改与生
2017-07-06 15:18:03
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原创 PCB碎碎念——贴片封装与标识
1.贴片器件的封装PCB版图的每个器件都需要有其封装，一般贴片电容、电感和电阻的封装吃错采用英制，即常说的0603、0805等，单位均为inch。常见编号和对应吃错如下表：贴片元件封装标准英制公制长宽高inchmmmmmmmm020106030.600.300.230402
2017-07-05 23:27:36
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ieee system verilog standard 1800-2017.pdf
2020-02-06
空空如也
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