【芯片前端】第一次看DC综合报告时看些什么内容

尼德兰的喵

已于 2022-05-27 23:14:24 修改

阅读量1.2w

点赞数 8

分类专栏：芯片前端设计芯片前端经验分享与工具发布尼德兰的喵全内容专栏文章标签：芯片 systemverilog verilog

于 2022-03-12 01:57:57 首次发布

本文链接：https://blog.csdn.net/moon9999/article/details/123437428

版权

尼德兰的喵全内容专栏同时被 3 个专栏收录

154 篇文章 ¥299.90 ¥399.90

订阅专栏

超级会员免费看

芯片前端经验分享与工具发布

47 篇文章 ¥129.90 ¥299.90

订阅专栏

超级会员免费看

芯片前端设计

81 篇文章

订阅专栏

本文主要介绍在查看DC综合报告时应关注的内容，重点解析qor.rpt中的timing、cell count和area三个方面。针对timing，文章强调了critical path length、slack和violating paths等关键指标。在cell count部分，提到了组合逻辑、时序逻辑、leaf cell及macro count的统计。在area方面，重点关注cell area和macro/black box area，以及如何预估实际模块面积。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

前言

最近又要频繁的看DC综合报告，发现之前的东西忘得是差不过了，因此用这篇文章用来做下笔记，记录下第一眼看DC综合报告时看些什么内容。

看哪个报告

这是第一次综合完之后的终极问题，我根本不知道应该看哪个报告。进行完综合后，就可以在report目录下得到各类综合结果报告，具体有哪些文件这取决于在综合tcl配置中设置了哪些项，比如像我这样设置：

report_timing -delay max -max_paths 1 > $timing_report
report_timing -delay max -path end -max_path 80 > $timing_max20_report
#report_area -hierarchy > $area_report
report_area -hierarchy > $area_report
#report_reference -hierarchy > $references_report
report_reference -hierarchy > $references_report
report_cell [get_cells -hier *] > $cell_report
report_constraint -all_violators -verbose > $constraint_report
report_power -analysis_effort high -verbose > $power_report
check_design > $check_