System Verilog/ Verilog
mrbone11
这个作者很懒,什么都没留下…
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Verilog-Behavior Level 和 RTL Level 和 GATE Level的区别
硬件设计中对硬件的描述可以具有不同的抽象级别,以Verilog为例:- Behavior Level。描述的是硬件的行为,当我们在看到如下关键字时就是行为级别的代码:`#`,`wait`,`while`,`force`,`release`等,行为级别的代码通常比较直观,但可能不可综合。- RTL Level。RTL即Register Transfer Level寄存器传输级别,使用`always`和`assign`语句块组成的代码,这个级别关注的是数据保存的地方,数据受到什么因素影响,数据的流向等等。R原创 2024-06-16 23:06:54 · 330 阅读 · 0 评论 -
System Verilog-packed array以及unpacked array
维度在标识符前面的部分称为,在标识符后面的部分称为,一维的pakced array也称为vector。原创 2023-08-10 22:50:46 · 864 阅读 · 0 评论 -
System Verilog-数据类型
System Verilog数据类型分为两大类,一类是变量(variable),一类是网线(net)。这两种类型在赋值和存储值上有所区别。一般声明wire和reg的地方大部分都可用logic代替,它既可以连续赋值也可以过程赋值,但不能有多驱动。还有一些数据类型只能存储0和1,如。一些数据类型可以存储上述4种值,如。System Verilog还支持。原创 2023-08-10 21:37:29 · 242 阅读 · 0 评论