Verilog
白粥行
这个作者很懒,什么都没留下…
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FPGA中en-rdy机制和req-ack机制的区别
FPGA中en-rdy机制和req-ack机制的区别原创 2022-11-26 21:48:42 · 572 阅读 · 0 评论 -
加法器中的饱和处理
对于LPM_ADD_SUB,我比较好奇的是cout和overflow是如何变化的。以4比特有符号加法器为例,数的范围是-8~7,那么cout和overflow的变化规律如下:加数+加数coutoverflow说明正+正00和≤701和>7正+负10正数绝对值≥负数绝对值,和≥000正数绝对值<负数绝对值,和<0负+负10和≥-811和<-8 为了做饱和处理,需要根据cout和ove原创 2022-03-28 10:20:40 · 894 阅读 · 0 评论 -
看懂Quartus的RTL视图
实现一个LED流水灯,切换周期为1s。代码如下:module led( input clk_50m, input rst_n, output[3:0] led);localparam TOTAL_TICK = 27'd50000000; // 1sreg[3:0] led_r;reg[26:0] cnt;assign led = led_r;// 写法一//always @(posedge clk_50m or negedge rst_n) begin// if(!r原创 2021-06-26 16:50:59 · 8993 阅读 · 2 评论