FPGA
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白粥行
这个作者很懒,什么都没留下…
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Modelsim编写并运行SystemVerilog程序
点击File-New-Project,输入Project Name,选择Project Location,其他保持默认,点击OK。弹出Add items to the project窗口,选择Create New File,在新弹出的窗口中输入File Name,选择Add file as type为SystemVerilog,点击OK。点击Project选项卡中的.sv文件,开始写。 写完.sv文件,点击Compile-Compile All,如果编译成功,.sv文件的Status一栏变为绿色的勾原创 2022-02-17 19:00:37 · 1875 阅读 · 0 评论 -
Quartus/Modelsim使用记录
1.Modelsim找不到文件 Modelsim仿真时报错找不到文件: 文件层级如下: 这个文件是在顶层文件CNN.v中读取的: 最后的解决方法就是把两个仿真需要用到的文件放在Modelsim仿真时生成的simulation文件夹里。 附工程代码链接。...原创 2021-05-23 23:09:08 · 3152 阅读 · 0 评论 -
使用Sublime开发Verilog
Sublime开发Verilog的优势在此就不赘述了,网上有很多讲解。 个人不建议在Sublime的Package Control中直接安装名为“Verilog"的插件,原因是找不到这个插件相关的模板文件,也就无法修改(比如always块的模板,用Everything搜索“always”后没有相关结果)。直接从Github上下载压缩包,然后放在C:\Users\Shaun\AppData\Roaming\Sublime Text 3\Packages\User路径下,解压即可。下面是解压后可以看到.原创 2021-07-27 19:36:56 · 4341 阅读 · 2 评论