Modelsim编写并运行SystemVerilog程序
点击File-New-Project,输入Project Name,选择Project Location,其他保持默认,点击OK。弹出Add items to the project窗口,选择Create New File,在新弹出的窗口中输入File Name,选择Add file as type为SystemVerilog,点击OK。点击Project选项卡中的.sv文件,开始写。 写完.sv文件,点击Compile-Compile All,如果编译成功,.sv文件的Status一栏变为绿色的勾
原创
2022-02-17 19:00:37 ·
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