Modelsim编写并运行SystemVerilog程序

最新推荐文章于 2025-03-13 09:45:15 发布

白粥行

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分类专栏： FPGA SystemVerilog

本文链接：https://blog.csdn.net/muxi_huang/article/details/122989695

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SystemVerilog 编译仿真项目创建文件类型

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本文档详细介绍了如何在开发环境中创建新SystemVerilog项目，编写.sv文件，然后进行编译和仿真。步骤包括设置项目名称和位置，创建新文件，选择SystemVerilog类型，编译代码，配置仿真配置并执行。在编译成功后，通过Simulation Configuration进行程序运行，并在Transcript中查看输出结果。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

点击File-New-Project，输入Project Name，选择Project Location，其他保持默认，点击OK。弹出Add items to the project窗口，选择Create New File，在新弹出的窗口中输入File Name，选择Add file as type为SystemVerilog，点击OK。点击Project选项卡中的.sv文件，开始写。
写完.sv文件，点击Compile-Compile All，如果编译成功，.sv文件的Status一栏变为绿色的勾，如果编译失败，则为红色的叉。
编译成功后，在Project选项卡空白处右键Add to Project-Simulation Configuration…，输入Simulation Configuration Name，点击Design选项卡中的work前的“+”号，点击展开后的.sv文件名，它的Type为Module，此时Design Unit(s)会自动填入该文件的名字，点击Save。Project选项卡中会出现一项Type为Simulation的文件。右键该文件名，选择Execute，程序开始运行，出现sim选项卡和Objects选项卡。在Transcript选项卡中查看控制台输出。