数字逻辑基础与Verilog设计 第二次实验过程

  **数字逻辑基础与verilog设计实验过程*

第二次实验过程记录：
1.将Quartus 20.1与modelsim 10.1安装完成后打开Quartus 20.1，并编译如下电路程序
2.新建文件并将其保存在相应位置后选择下一步，新建名暂时略过，选择相应的芯片型号，下一步即在smobton处选择modelsim,新建项目完成后选择VerilogHOLFlie

3.按照视频进行程序编译，然后将Quartus编译的代码放进modelsim当中，根据视频指导将编译的一段代码Test_vlg_txt复制粘贴到Top level module in test bench,而后进行如下图中的操作进行

4.将Quartus与modelsim进行联合仿真