使用 Cadence ams 仿真器 对 混合信号电路 进行仿真

Cadence 基于ams仿真器的混合信号电路仿真

你好，这里是一篇关于使用 Cadence 软件通过 ams 仿真器对混合信号电路（Digital-Analog 混合电路）仿真的过程记录。由于之前在网上搜到的相关资料实在不多，因此在这里以实现一个全加器为例，复现一次混合信号电路的仿真过程。这里。为了体现混合信号仿真，这里通过 Verilog 硬件描述语言实现半加器的功能，通过外加逻辑门（模拟Analog电路） 实现整体的全加器功能。（多图预警）

P.S.：这里假设大家曾经有一些在 Cadence 中 Analog 电路的操作经验
如： check and save : Shift + x

建立数字（Digital）模块

首先，打开软件，点击 File -> New -> Cellview 准备为我们的将由 ** Verilog** 写成的半加器新建一个 Cellview。

之后会弹出新建文件的对话框，这里由于我们将使用 ** Verilog** , 因此在填好 ** Cell ** 的名字之后，记得在 ** Type** 中选择 ** Verilog**， 相应的， View 也会变成 functional 。然后点击 OK 。

接下来会弹出下面这个界面（和普通编辑器蛮像），在里面写好 Verilog 之后，先点击保存，然后点击右上角的 ** X** 来关闭窗口。