myx_mike-CSDN博客

原创 VCS时序后仿真——设置特定instance不做时序检查

1. 一种方式是通过tcheck instance_name -xgen -disable，在sim的ucli tcl中运行，可以将不需要时序检查的violation cell不产生X而影响到时序后仿真的结果，但log中依旧会报告有时序Timing violation。2. 这里重点讲的是另一种方式，可以对特定instance设置不检查时序timing check。首先，在vcs 命令加一个+optconfigfile+file_name的命令option。

2024-05-28 18:29:13 302

原创 Tessent在插Memory的mbist的时候可以设置给mem周围插mem bypass的scan chain

Tessent mbist scan bypass mem

2024-04-22 16:09:21 248 1

原创 Tessent 重新配置mbist pattern spec中的测试时钟频率

DFT设计，mbist电路

2024-04-08 19:43:21 255

原创 DC综合的一些要禁用的Process library cell

通常，在Foundary厂提供的library 文档中中描述的这些High Performance Code cell和 CG Cell都是要求DC综合要禁用的。这些cell会留给后端layout 设计的时候放到Layout上面去，而DC综合是不能用的。当DC综合需要禁用一些Process强调的library cell的时候，需要DC综合设置dont_use_cell的命令。

2024-01-10 14:14:29 470 1

原创 DC综合——clock-gating-style设置

注意，observation point logic是接在clock-gating cell内部的，集成式integrated-latch的clock-gating cell就会接不进去这个observation point logic，就必须用组装式的clock-gating cell。注意，这里的-control_signal scan_enable，这里可以用-control_signal test_mode，但必须要这个设置放在DC的compile/conpile_ultra之前。

2024-01-08 15:17:58 1133

原创变量转化的一个tcl脚本

把setup.tcl中设置的变量转化成WB的namespace 空间里面的变量值。

2023-12-19 11:06:04 49 1

原创 DC综合——开了constant和unload register的remove优化选择再指定某些constant和unload register不会被优化掉

芯片，ARM，FPGA

2023-10-27 14:51:38 250 1

原创 VCS仿真——从vcs的option向testbench传递变量参数

芯片设计 ASIC FPGA DFT 仿真

2023-10-18 21:20:58 365 1

原创 ATPG——TMAX生成的testbenc增加debug定位option

ASIC设计，DFT，ATPG

2023-10-18 11:22:06 553 2

原创 DFTC的OCC不能级联

当一个设计中存在多个PLL时，输入到每个PLL单元的参考时钟必须是测试模式下的自由运行时钟（PLL的输入时钟必须是free-run的，不能被阻塞，否则PLL会停止震荡导致PLL出错）。必须注意确保OCC控制器不会插入到会阻塞到下游PLL单元的自由运行时钟的位置。②这样使得UPLL1的输出时钟free-run clock能直接传送到UPLL2的输入端作为UPLL2的reference clock，从而UPLL2能够正常操作、稳定输出free-run的PLL clock。

2023-09-20 11:34:00 497 1