Clock switch 原理分析

花了些时间重新研究了clock switch的结构，总结如下：

1. clock处于高电平时，必须避免产生switch动作， 因此每个clock的选择信号是下降沿驱动的。

2. 每个clock源对应一个clock选择信号（如clk0_sel，clk1_sel，...）

3. 每个clock的最终选择信号是互斥的（因此在当某个clock的选择信号为有效时，必须保证其他clock的最终选择信号必须为无效）。

4. 起始reset状态，各个selection都为0，有效的防止了死锁。

 

下面我们举个4个clock的switch例子

module clock_switch (/*AUTOARG*/ // Outputs clkout, // Inputs mux_sel, clk0, clk1, clk2, clk3, rstn ) ; input [1:0] mux_sel; input clk0; input clk1; input clk2; input clk3; input rstn; output clkout; wire clk0_sel; wire clk1_sel; wire clk2_sel; wire clk3_sel; wire clkout; reg clk0_sel_reg; reg clk1_sel_reg; reg clk2_sel_reg; reg clk3_sel_reg; assign clk0_sel = mux_sel==2'b00;