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RSS订阅转载 Vivado生成BIN/MCS文件
版权声明：本文为CSDN博主「黑客三遍猪」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。原文链接：https://blog.csdn.net/Zhu_Zhu_2009/article/details/103010567参考ug908 ug835AR# 44635 7 Series - EMCCLK considerations to ensure th...
2020-04-29 08:47:31
4504
转载 利用verilog将二进制码转换为十进制BCD码
小序：先说一个 bear 的亲身体会，bear 在做一些 fpga 小设计时经常会用到数据显示功能，比如数字时钟，数字频率计，温度计，跑表等等，往往我们会选用led 数码管来做显示，因为它驱动起来比 lcd 液晶要简单的很多，我们知道 fpga 中寄存器在定义和储存的数据都是采用二进制的格式 ，而 fpga 输出给数码管做显示...
2020-04-22 09:23:30
8787
2
原创 如何卸载“卸载驱动”图标为灰色图标
最近更新自己编写的驱动，或许有些小朋友也遇到过这个问题：1.直接更新，显示已经安装了驱动，无法安装；2.先卸载吧，控制面板没有该驱动；设备管理器卸载驱动图标为灰色，无法直接卸载。解决办法，在设备管理器中点击设备属性，选择驱动项，点击卸载设备，进入卸载页面，如果有“删除该设备的驱动程序”复选框，勾选该复选框，即可成功卸载驱动。...
2020-04-20 13:15:15
1805
转载 xilinx FPGA 连接上JTAG时，偶尔无法加载外部flash程序的情况说明
环境硬件： KC705开发板软件： vivado 2017.4问题现象最近在研究xilinxMultiBoot功能和 ICAP功能，就用手头的KC705开发板做验证。出现下面的现象：1）下载bit文件，FPGA正常工作2）下载mcs文件到外部flash，然后重新上电，出现偶尔加载不成功的现象，但是多上电几次又好了，所以起初没太在意这个问题，最后出版本了，发现这个问题需...
2020-04-15 09:39:09
4586
1
原创 VIVADO MIG核添加列表之外的DDR型号
VIVADO MIG列表支持的DDR型号有限，很多时候需要添加列表之外的DDR型号，我们以MT41K128M16JT-125:K为例进行介绍。第一步，打开MIG，点击Creat Custom Part。第二步，输入相应的参数即可，所有参数在Datasheet中都能找到。...
2020-03-17 10:20:27
3218
1
转载 PCIe扫盲——链路初始化与训练基础（三）之LTSSM
转至：http://blog.chinaaet.com/justlxy/p/5100053533目录篇地址为：http://blog.chinaaet.com/justlxy/p/5100053481这一篇文章来简单地介绍一下链路训练状态机（Link Training and Status State Machine，LTSSM），并简要地介绍各个状态的作用和实现机制。LT...
2020-01-18 10:00:25
1554
转载 浅析PCIe链路LTSSM状态机
版权声明：本文为CSDN博主「古猫先生」的原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接及本声明。https://blog.csdn.net/zhuzongpeng/article/details/78995340我们知道，在PCIe链路可以正常工作之前，需要对PCIe链路进行链路训练，在这个过程中，就会用LTSSM状态机。LTSSM全称是Link Training...
2020-01-18 09:51:54
1946
原创 将FPGA MCS 文件转成BIN (HEX or EXO) 文件
使用TCL命令promgen，如：promgen -p bin -r test.mcs -o mytest.bin
2019-12-27 11:01:10
2387
1
转载 使用Vivado将包含Xilinx IP的用户模块封装成网表文件（也适用不包含Xilinx IP的用户模块)
原文链接：https://blog.csdn.net/weixin_44384867/article/details/86591338版权声明：本文为CSDN博主「AI浪潮下FPGA从业者」的原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接及本声明。在Vivado TCL命令窗口中可以通过调用write_edif命令将用户自定义模块封装成.edf网表文件（类...
2019-12-27 10:58:57
1445
转载 基于巨磁电阻(GMR)的AllegroIC
转至：http://blog.sina.com.cn/s/blog_1a29b25300102z1ky.html摘要Allegro MicroSystems, LLC 是开发、制造和销售高性能集成电路 (IC)的世界领先企业，其 IC 集成了高性能磁性传感器。本白皮书概述了巨磁电阻 (GMR) 效应的基本内容，以及 Allegro 如何在市场领先的 IC 中使用此技术来满足当今的应用需求。...
2019-12-26 08:46:07
1989
转载 kintex/kintex Ultrascale DDR3 设计注意事项
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。kintex 系列1. 参考手册ug586；2.FPGA DDR3内部走线本身有偏移，需要通过PCB走线来补偿，参考ug586 page196；For example, to obtain the package delay information for the 7 ser...
2019-12-09 10:03:21
773
转载 DDR3布线设计要点总结
完整信息参考DDR系列文章：http://www.edadoc.com/cn/TechnicalArticle/Show.aspx?id=943DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）： 数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Addr...
2019-12-09 09:43:40
2815
转载 64B/66B编码技术
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。2018年5月18日星期五博客首发地址：个人博客网站 http://fairycity.wang，内容以个人博客为主，修正后的博文见个人博客，请点击访问。摘要：64B/66B编码技术是IEEE 802.3工作组为10G以太网提出的，目的是减少编码开销，降低硬件的复杂性，并作为8...
2019-12-05 15:03:07
2521
转载 Allegro软件怎么生成allegro网表、ad网表、pads网表教程
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。Allegro软件怎么生成allegro网表、ad网表、pads网表教程首先，通过orcad软件打开原理图，选中原理图的根目录，点击Tools-Creat Netlist，或者是点击菜单栏上N的图标，如下图所示，即可产生网标。第一类：Allegro第一方网表如上图操作以后。弹出以下...
2019-11-29 15:22:58
951
转载 OrCAD Capture CIS 怎样修改Title_Block
1. 打开.dsn文件2. 创建新的库文件file->new->library3. 改名为my_lib.olb4. 在原有的.dsn项目的design cache中拷贝原有的tible_block5. 点击刚生成的my_lib.olb，右键选择粘贴6. 此时title_block就在新的库中出现了7.在新的库中双击title_block进行修改8. 修改完之...
2019-11-28 13:26:15
7459
转载 zynq的uboot模式下TFTP更新bit、内核等文件
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。本文使用软件uboot版本为u-boot-xlnx-xilinx-v2018.3，可在https://github.com/Xilinx/u-boot-xlnx/tree/xilinx-v2018.3下载官方版本硬件为米联客MZ7XB，zynq7020，使用QSPI启动方式关于zynq...
2019-10-30 16:24:05
2779
转载 xilinx芯片cadence原理图库制作
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。后面添加了一点内容。最近要画一块xilinx 7k系列的板子，苦于没有找到xc7k325t的器件封装，cadence16.6自带的库里面也没有（高版本可能有），索性就自己做了一个。所需环境：XILINX ISE Design Suite， Excel， Cadenc...
2019-10-24 15:43:21
2606
转载 转载 PCIe学习（一）：PCIe基础及生成PIO例程分析
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。简介学习PCIe有一段时间了，这里将这段时间的学习做一个总结。由于手里没有包含PCIe的板子，因此所做的也就是尽力将XILINX提供的实例工程中的关键模块进行分析，包括 PIO_RX_ENGINE.v，PIO_TX_ENGINE.v，PIO_EP_MEM_ACCESS.v ，希望对和我...
2019-10-17 10:42:21
827
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转载 Xilinx-7Series-FPGA高速收发器使用学习—概述与参考时钟篇
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。xilinx的7系列FPGA根据不同的器件类型，集成了GTP、GTX、GTH以及GTZ四种串行高速收发器，四种收发器主要区别是支持的线速率不同，图一可以说明在7系列里面器件类型和支持的收发器类型以及最大的收发器数量。图一Xilinx的7系列FPGA随着集成度的提...
2019-10-16 09:55:31
745
转载 xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。之前用serdes一直都是跑的比较低速的应用，3.125Gbps，按照官方文档一步一步来都没出过什么问题，这次想验证一下K7系列GTX最高线速8Gbps，看看xilinx的FPGA是不是如官方文档所说。GTX速度到底可以跑到多少关于器件速度的问题首先找到 ds182->Kint...
2019-10-16 09:43:57
1016
转载 Vivado设计锁定与增量编译（附工程）
版权声明：本文为CSDN博主「树桥上多情的kevin」的原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接及本声明。原文链接：https://blog.csdn.net/baidu_25816669/article/details/99307584友情提示：（1）增量编译只允许修改当前工程不超过5%的时候才有效，一般应用于较大工程添加修改chipscope监测信号使...
2019-10-08 15:12:00
1224
原创 Xilinx 7 系列产品部分功能不支持可重配置
最近查看Xilinx FPGA动态重配置功能，差点被坑，因为不是所有器件的所有功能都支持重配置，详见UG909，将7系列产品重配置说明截图贴出。
2019-09-29 10:08:00
553
原创 XILINX封装FBG与FFG区别
bare die, version produced with the heat spreader top and with fewer package layers to save cost
2019-08-30 15:17:16
6970
转载 细说链式存储结构
版权声明：本文为博主原创文章，遵循 CC 4.0 by-sa 版权协议，转载请附上原文出处链接和本声明。提起链式存储结构，其与数组是两个非常基础的数据结构，每当提到链式存储结构时，一般情况下我们都会将其与数组放到一块儿来比较。对于数组与链表，从结构上来看，数组是需要一块连续的内存空间来存储数据，对内存的要求非常高，比如说我们申请一个100M大小的数组，而如果我们的内存可用空间大于100M，但...
2019-08-27 15:15:04
695
转载 SD卡fat32文件格式说明
版权声明：本文为博主原创文章，遵循 CC 4.0 by-sa 版权协议，转载请附上原文出处链接和本声明。说明：MBR：MasterBootRecord(主引导记录)DBR：DOSBootRecord(引导扇区)FAT：FileAllocationTable(文件分配表)硬件：本文SD卡为Kingston4GB，FAT32格式，簇大小4KB，每...
2019-08-27 10:27:07
2808
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转载 Zynq Fatfs文件系统应用笔记
版权声明：本文为博主原创文章，遵循 CC 4.0 by-sa 版权协议，转载请附上原文出处链接和本声明。笔记介绍基于所描述的Zynq Fatfs基于Xilinx xilffsv3.0和Sdpsv2.4，文件系统采用在Bare-Metal和轻量级操作系统中常用的FatFs，版本为v0.10b。在开始介绍FatFs文件系统在Zynq实现之前一定要先对FAT32文件系统有一个清晰的了解。...
2019-08-23 13:57:36
1755
转载 SD卡FAT32文件结构（1）
FAT32文件层，这个文件层体系不是十分的复杂。但为了寻找一个根目录的文件，得几经周折，所写的程序也非常的庞大。首先，我们为了知道我们的SD卡的基本信息，这些信息一般被存储在ＢＰＢ表中，而ＢＰＢ表位于ＤＢＲ中，也就是逻辑扇区０号。但逻辑０扇区并不在０号扇区之中，使用WinHex，看0扇区，结果如下所示。0x0190之前的区域全是0，省略掉了。从图中看出，这必...
2019-08-20 17:01:43
495
转载 SD卡FAT32文件结构（2）---创建与写入BMP位图
下图为本人512MB诺基亚SD卡根目录的数据，1（红色处）：卷标，也就是名称，我的SD卡名称为WHETA。2（蓝色处）：文件名。3（紫色处）：文件类型。从蓝色与紫色处，可以看出我的根目录里就一个东西，一张名为TESTV12的BMP位图。4（褐色处（2个））： 这个是文件开始的簇，注意格式，按照图来，读取的数值为0x0000 030...
2019-08-20 16:50:30
495
转载 【黑金原创教程】【FPGA那些事儿-驱动篇I 】实验二十四：SD卡模块
驱动SD卡是件容易让人抓狂的事情，驱动SD卡好比SDRAM执行页读写，SD卡虽然不及SDRAM的麻烦要求（时序参数），但是驱动过程却有猥琐操作。除此此外，描述语言只要稍微比较一下C语言，描述语言一定会泪流满面，因为嵌套循环，嵌套判断，或者嵌套函数等都是它的痛。.史莱姆模块是多模块建模的通病，意指结构能力非常脆弱的模块，暴力的嵌套行为往往会击垮模块的美丽身躯，好让脆弱结构更加脆弱还有惨不忍睹，最...
2019-08-14 15:12:41
859
转载 FPGA之SD卡读写操作
版权声明：本文为博主原创文章，遵循 CC 4.0 by-sa 版权协议，转载请附上原文出处链接和本声明。本文链接：https://blog.csdn.net/weixin_41892263/article/details/83039174（呕心沥血，写了接近三个小时。我觉得如果耐心看的话，真的会有所帮助哦哈哈哈。看在博主这么kindhearted的份上，点个赞吧！！！！）学到后面发现例程文...
2019-08-14 14:58:38
2347
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转载 基于FPGA的Micro SD卡控制器（SD模式实现）
在上一篇文章基于FPGA的Micro SD卡控制器（SD模式驱动）大致介绍了做这个项目的一些辛酸故事。在这篇文章，进入正题，说一说怎么通过FPGA采取SD模式来实现Micro SD 卡的驱动，也就是怎么去读写 Micro SD 卡。1先来看看 Micro SD 卡的引脚：【Micro SD 引脚】【Micro SD 卡座原理图】...
2019-08-14 14:54:04
5853
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转载 Verilog语言实现并行（循环冗余码）CRC校验
转至：https://www.cnblogs.com/kingstacker/p/9848191.html1 前言（1） 什么是CRC校验？CRC即循环冗余校验码：是数据通信领域中最常用的一种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查（CRC）是一种数据传输检错功能，对数据进行多项式计算，并将得到的结果附在帧的后面，接收设备也执行类似的算法，以保证数据...
2019-07-30 16:50:15
2495
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转载 循环冗余校验（CRC）之verilog实现
转至：http://www.51hei.com/mcu/3695.html本来是不想写的，是因为自己还没有彻底搞懂唯一的一个环节：软件实现和理论怎么对应。对于我这种黑白是非必须分明的人而言，这是一种折磨。而这周类似的，悬而未决的事情远不止这一件。这些导致这周过得很不爽快，但是我很清楚的明白我必须去面对，去接受，去改变，就像昨晚的欧冠，这么虐心的过程，说不定在最后迎来意想不到的大胜利。...
2019-07-30 16:49:07
1340
转载 Xilinx中解决高扇出的三种方法
Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三个这样的方法： 如图1所示为转置型FIR滤波器中的关键路径时序报告，在一些转...
2019-07-17 19:05:12
4329
转载 PCIE的DMA和PIO介绍
转至：https://baijiahao.baidu.com/s?id=1590483430637574612&wfr=spider&for=pc在PCIE中有两种数据传输方式：DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负责处理，而是由一个特殊的处理器DMA控制器来完成，因此占用极少的CPU资源。PIO(Pro...
2019-07-04 09:55:07
1691
转载 并行信号处理技术-序 未来军工云系统
转至：https://blog.csdn.net/jackxu8/article/details/77938804序之序下面几篇将连载并行信号处理技术，内容来自于我原来的工作，略作总结。这个系列在调研国内外通用异构计算技术和软件化雷达技术的基础上，结合某雷达样机验证项目，探寻在基于GPU的通用异构服务器上进行实时信号处理任务和建立软件化信号处理软件开发体...
2019-06-27 14:52:25
1321
转载 Xilinx FPGA 的PCIE 设计----xapp1052BMD_PCIE-DMA
转至:https://blog.csdn.net/jackxu8/article/details/53288385写在前面近两年来和几个单位接触下来，发现PCIe还是一个比较常用的，有些难度的案例，主要是涉及面比较广，需要了解逻辑设计、高速总线、Linux和Windows的驱动设计等相关知识。这篇文章主要针对Xilinx家V6和K7两个系列的PFGA，在Linux和Windows两种系...
2019-06-27 11:09:48
2287
转载 Isim你不得不知道的技巧（整理）
转至：https://www.cnblogs.com/ninghechuan/p/6214706.htmlIsim你不得不知道的技巧（整理）来源：电子产品世界；注：本文由NingHeChuan本人多出整理所得，原文章图片不清晰，自己整理配图后重新发表 安装好ISE，系统已经自带了ISim仿真软件，相比于专业的仿真软件Modelsim，ISim是免费的，不用编译库，小型设...
2019-06-21 09:51:30
911
1
转载 ISE仿真器报错：ERROR:Simulator:861 – Failed to link the design 解决办法
转至：https://blog.csdn.net/w_bu_neng_ku/article/details/70307137记一下初次使用xilinx ISE 遇到的问题我用的系统是win 10 Pro Version貌似Windows 8 版本以上的系统都会出现这个问题解决办法：找到安装目录”\Xilinx\14.x\ISE_DS\ISE\gnu\MinGW\5.0.0\nt...
2019-06-18 15:22:22
1214
1
转载 在ISE下分析和约束时序
1.在ISE下分析和约束时序3.1ISE的时序约束工具入门像TimeQuest一样，ISE软件工具也有自己的时序约束及分析工具。ISE界面的processes当中，有一个user constraints列表，其中的Creat Timing Constrain可以提供用户添加指定的时序约束。ISE使用的时序约束信息跟其他的物理约束，电气约束等信息全部都放置在后...
2019-06-13 16:09:47
961
PEX8311AA_Data_Book_V1.0Dec2009.pdf
2020-01-18
ad9361数据手册
2015-04-29
visual 2013 MFC不能使用fprintf函数吗？
2020-07-21
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