FPGA
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neufeifatonju
这个作者很懒,什么都没留下…
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10G/25G Ethernet Subsystem(二)(外回环)
10G/25G Ethernet Subsystem(二)(外回环)转载 2022-09-12 10:46:39 · 1542 阅读 · 1 评论 -
10G/25G Ethernet Subsystem(一)(内回环)
10G/25G Ethernet Subsystem(一)(内回环)转载 2022-09-12 10:41:34 · 1402 阅读 · 2 评论 -
从 IP 开始,学习数字逻辑:DataMover 进阶篇(二)
学习数字逻辑:DataMover 进阶篇(二)转载 2022-09-12 09:57:21 · 1770 阅读 · 0 评论 -
从 IP 开始,学习数字逻辑:DataMover 进阶篇
学习数字逻辑:DataMover 进阶篇转载 2022-09-12 09:55:11 · 1799 阅读 · 0 评论 -
从 IP 开始,学习数字逻辑:DataMover 基础篇
学习数字逻辑:DataMover 基础篇转载 2022-09-12 09:53:15 · 940 阅读 · 0 评论 -
GTH insertion loss at nyquist设置
GTH 插入损耗设置原创 2022-08-31 10:57:51 · 502 阅读 · 0 评论 -
安装新版Vivado导致老版本Vivado无法识别JTAG下载器
安装新版Vivado导致老版本Vivado无法识别JTAG下载器原创 2022-07-13 13:35:20 · 2756 阅读 · 0 评论 -
DDR4读写测试(二):基本读写测试
上次基本讲了怎么配置MIG的IP,这次继续翻译手册PG150,根据其提供用户端的app接口的读写模式,针对每种模式进行最基本的读写测试。MIG核用户app接口信号定义写RTL前需要了解些什么?还需了解什么?知道个app接口定义不就好了????但似乎在(一):MIG IP核配置中并未提地址的事情,所以本文再探讨下地址的问题。我们知道,一个RAM中一个地址对应存储一个数据。但是问题来了,在KCU116评估板上有两颗DDR4的颗粒,都是256Mb*16的,也就是总容量为256Mb*16*2=转载 2021-10-15 16:27:24 · 6914 阅读 · 6 评论 -
基于ZYNQ的可靠镜像升级及Multiboot方案实现
版权声明:本文为CSDN博主「MmikerR」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/MmikerR/article/details/106746533相关资料:https://blog.csdn.net/weixin_41922484/article/details/104037513https://blog.csdn.net/weixin_43189165/article/details/977转载 2021-10-13 14:36:57 · 2505 阅读 · 2 评论 -
详解FPGA实现8b10b编码原理(含VHDL及verilog源码)
高速串行总线通常会使用AC耦合电容,而通过编码技术使得DC平衡的原理可以从电容“隔直流、通交流”的角度理解。 如下图所示,DC平衡时,位流中的1和0交替出现,可认为是交流信号,可以顺利的通过电容;DC不平衡时,位流中出现多个连续的1或者0,可认为该时间段内的信号是直流,通过电容时会因为电压位阶的关系导致传输后的编码错误。高速串行总线采用编码技术的目的是平衡位流中的1和0,从而达到DC平衡。大多数串行电路都是ac coupling,就是会在tx端有串电容。电容是隔直通交的,如果不做dc balance,会把直转载 2021-09-29 15:08:22 · 2271 阅读 · 1 评论 -
41156 - Spartan-6 - How to generate SPIx4 mode flash file for MultiBoot Safe update with Fallback en
TITLE41156 - Spartan-6 - How to generate SPIx4 mode flash file for MultiBoot Safe update with Fallback enable?DESCRIPTIONHow do I generate SPIx4 mode flash files (MCS) for MultiBoot Safe update with Fallback Enable?SOLUTIONTo generate MultiBoot S转载 2021-09-28 13:39:20 · 340 阅读 · 0 评论 -
FPGA抗辐射加固方法
版权声明:本文为CSDN博主「FA@TE」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/qq_37960317/article/details/109206213FPGA抗辐射加固方法1.刷新芯片2.FPGA三模工具3.Microsemi FPGA三模4.Xilinx FPGA三模1.刷新芯片一般三模冗余处理和配置刷新芯片同时使用,以此来提高FPGA芯片在空间环境下抗辐射和稳定工作的能力。具体可以参考转载 2021-09-13 15:48:00 · 1045 阅读 · 0 评论 -
Xilinx FPGA 的快速启动
原文:http://xilinx.eetrend.com/d6-xilinx/article/2013-08/4506.html在众多当代应用中,嵌入式系统必须满足极其苛刻的时序要求。其中之一就是启动时间——即上电后电子系统进入可操作状态所需要的时间。PCI Express®产品或汽车应用中基于CAN的电子控制单元(ECU)就是具有严格时序要求的电子系统的应用实例。标准PCI Express®(PCIe)系统上电后仅100毫秒,系统的根组件就开始扫描总...转载 2021-09-06 09:57:15 · 1984 阅读 · 0 评论 -
FPGA与LVDS信号兼容性分析方法
版权声明:本文为CSDN博主「techexchangeischeap」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/techexchangeischeap/article/details/72566147 很多工程师在使用Xilinx开发板时都注意到了一个问题,就是开发板中将LVDS的时钟输入(1.8V电平)连接到了VCCO=2.5V或者3.3V的Bank上,于是产生了关于FPGA引脚与LVDS(以及...转载 2021-09-02 14:23:06 · 1512 阅读 · 0 评论 -
基于FPGA的PCIe设备如何才能满足PCIe设备的启动时间的要求?
根据PCIe的协议,当设备启动后,PCIe设备必须满足启动时间的要求,即上电后100ms内,完成PCIe设备的初始化。如果不能满足PCIe设备启动时间的要求,则lspci可能无法检测到基于FPGA的PCIe设备,需要reboot服务器。众所周知,FPGA芯片规模越来越大,那么如何做才能满足PCIe设备的启动时间的要求呢?7系列FPGA常见的配置模式如下图所示:SelectMAP和Master/SlaveSerial是Xilinx早期的FPGA两类配置模式,SPI配置模式为SPI接口允许FPG..转载 2021-08-17 17:15:30 · 2679 阅读 · 0 评论 -
xilinx fpga 启动速度加快
版权声明:本文为CSDN博主「羽霍飞」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/qq_30320423/article/details/103707249加快xilinx fpga的启动速度的方式,只需要软件设置就可以了在vivado 下软件设置如下1:单击如下图红框位置open synthesized design2:在tools菜单下单击edit device properties,如果没转载 2021-08-17 16:55:37 · 1135 阅读 · 1 评论 -
FPGA SPI加载时间计算
————————————————版权声明:本文为CSDN博主「天下无敌小霸王」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/weixin_42564775/article/details/85028946FPGA SPI加载时间计算1、下图描述了1X或2X数据宽度的连接方式,2X模式下,master-out-slave-in (MOSI) 引脚为双向IO,同时作为数据引脚。2、下图描述了4X数据宽度的转载 2021-08-17 16:50:15 · 1624 阅读 · 0 评论 -
四种常用的100G QSFP28光模块的详细介绍
100G有多种封装形式,包括CFP/CFP2/CFP4,CXP和QSFP28。在这些不同的100G封装形式中,QSFP28光模块因其具有端口密度高、功耗低和成本低等优势,所以成为了100G网络的主要封装方式。因此,我们今天将重点介绍四种类型的100G QSFP28光模块。1.100GBASE-SR4 QSFP28光模块100GBASE-SR4 QSFP28光模块是并行100G光模块。QSFP28全双工光模块提供4个独立的发送和接收通道,每个功能可以在OM4 MMF的100米处进行25Gbps的运行,总体转载 2021-08-02 11:17:32 · 12129 阅读 · 0 评论 -
FPGA DDR读写时序分析
FPGA DDR读写时序分析使用Vivado中带的DDR的IP核可以方便进行DDR的读写,用户直接操控用户逻辑接口的信号,使信号满足时序逻辑即可。具体时序逻辑请参照官方文档ug586_7Series_MIS.Pdf下载链接:https://china.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_2/ug586_7Series_MIS.pdf借鉴文章链接:基于Xilinx MIS IP的DDR3读写User转载 2020-08-24 14:16:42 · 4187 阅读 · 2 评论 -
FPGA 读写测试DDR3
多年前发的老帖子,最近用到DDR3,翻出来还能用,保存一下。最近简单调了一下KC705开发板上面的DDR3,型号是MT8JTF12864HZ-1G6;有时候加载程序后,发现读出数据不是写进去的,在这将我的操作思路说下,有弄过的说说哪块有问题:1.ip核的sys_clk_i给400M时钟,clk_ref_i给200M时钟;app_wdf_mask全为0;app_sr_req,app_ref_req,app_zq_req接pull_down;2.等初始化完成后(即init_calib_complet.原创 2020-08-21 16:10:19 · 2171 阅读 · 1 评论 -
FPGA数字信号处理(六)直接型IIR滤波器Verilog设计
版权声明:本文为CSDN博主「FPGADesigner」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/FPGADesigner/article/details/80652480该篇是FPGA数字信号处理的第六篇,2-5篇介绍了DSP系统中极其常用的FIR滤波器。本文将简单介绍另一种数字滤波器——IIR滤波器的原理,详细介绍使用Verilog HDL设计直接型IIR滤波器的方法,下一篇会介绍如何用Verilog H转载 2020-07-09 09:58:43 · 3749 阅读 · 1 评论 -
Libero逻辑分析仪的使用(基本篇)
版权声明:本文为CSDN博主「苦岸」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/qq_32377801/article/details/1000446211、使用逻辑分析仪前应先综合工程:右击Synthesize点击Open Interactively2、右击spi debug,选择Identify Instrumentor3、选择信号(信号设置完成后记得保存,点击左上角Save All)转载 2020-07-02 10:01:04 · 3271 阅读 · 0 评论 -
FPGA工作速度随温度和电压的变化探讨
版权声明:本文为CSDN博主「kuangxin_0」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/u010161493/article/details/80869589本来是面试题问道的,当时想没怎么想,根据常识答了个电压越高速度越快,温度越低速度越快。心里想着不是CPU高电压版的主频都更快嘛。然后还有更快的频率要用液氮去冷却。后来到深圳实习,有机会接触到Xilinx的FAE,就问了他。他说的完全颠覆了我.转载 2020-07-02 09:27:26 · 1610 阅读 · 1 评论 -
xilinx生成mcs,下载flash问题解决方法
大多数fpga初学者,在下载flash的时候,往往不加bitstream约束,无法下载flash,可能有的不需要加,就可以下载,这里给大家简单介绍一下SPI和BPI flash的约束,以下作为设计参考,不同的板子不同的约束。1.SPI flash约束这里spi flash约束是针对博兰锐思主板M7的N25Q128A13BSF40E SPI flash进行的约束set_property CFGBVS VCCO [current_design]set_property CONFIG_VOLTAGE 3转载 2020-06-29 14:10:22 · 889 阅读 · 0 评论 -
转载 PCIe学习(三):PCIe DMA关键模块分析之二
版权声明:本文为CSDN博主「CLGo」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/cllovexyh/article/details/79855813简介这是学习PCIe DMA传输的第二篇博客,在前一篇中叙述了PCIe DMA传输的部分基础知识,并且较为详细的分析了接收引擎的各个状态,这...转载 2020-05-07 09:46:11 · 864 阅读 · 0 评论 -
转载 PCIe学习(二):PCIe DMA关键模块分析之一
版权声明:本文为CSDN博主「CLGo」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/cllovexyh/article/details/79835111简介经过一段时间的学习,这里将PCIe DMA模式的学习结果做一个总结,由于手里没有包含PCIe的板子,因此和学习PIO一样对DMA模式中的...转载 2020-05-07 09:25:02 · 988 阅读 · 0 评论 -
Vivado生成BIN/MCS文件
版权声明:本文为CSDN博主「黑客三遍猪」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/Zhu_Zhu_2009/article/details/103010567参考ug908 ug835AR# 44635 7 Series - EMCCLK considerations to ensure th...转载 2020-04-29 08:47:31 · 4507 阅读 · 0 评论 -
利用verilog将二进制码转换为十进制BCD码
小序:先说一个 bear 的亲身体会,bear 在做一些 fpga 小设计时经常会用到数据显示功能,比如数字时钟,数字频率计,温度计,跑表等等,往往我们会选用led 数码管来做显示,因为它驱动起来比 lcd 液晶要简单的很多,我们知道 fpga 中寄存器在定义和储存的数据都是采用二进制的格式 ,而 fpga 输出给数码管做显示...转载 2020-04-22 09:23:30 · 8797 阅读 · 2 评论 -
xilinx FPGA 连接上JTAG时,偶尔无法加载外部flash程序的情况说明
环境硬件: KC705开发板软件: vivado 2017.4问题现象最近在研究xilinxMultiBoot功能和 ICAP功能,就用手头的KC705开发板做验证。出现下面的现象:1)下载bit文件,FPGA正常工作2)下载mcs文件到外部flash,然后重新上电,出现偶尔加载不成功的现象,但是多上电几次又好了,所以起初没太在意这个问题,最后出版本了,发现这个问题需...转载 2020-04-15 09:39:09 · 4603 阅读 · 1 评论 -
VIVADO MIG核添加列表之外的DDR型号
VIVADO MIG列表支持的DDR型号有限,很多时候需要添加列表之外的DDR型号,我们以MT41K128M16JT-125:K为例进行介绍。第一步,打开MIG,点击Creat Custom Part。第二步,输入相应的参数即可,所有参数在Datasheet中都能找到。...原创 2020-03-17 10:20:27 · 3232 阅读 · 1 评论 -
将FPGA MCS 文件转成BIN (HEX or EXO) 文件
使用TCL命令promgen,如:promgen -p bin -r test.mcs -o mytest.bin原创 2019-12-27 11:01:10 · 2389 阅读 · 1 评论 -
使用Vivado将包含Xilinx IP的用户模块封装成网表文件(也适用不包含Xilinx IP的用户模块)
原文链接:https://blog.csdn.net/weixin_44384867/article/details/86591338版权声明:本文为CSDN博主「AI浪潮下FPGA从业者」的原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接及本声明。在Vivado TCL命令窗口中可以通过调用write_edif命令将用户自定义模块封装成.edf网表文件(类...转载 2019-12-27 10:58:57 · 1446 阅读 · 0 评论 -
64B/66B编码技术
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。2018年5月18日星期五博客首发地址:个人博客网站 http://fairycity.wang,内容以个人博客为主,修正后的博文见个人博客,请点击访问。摘要:64B/66B编码技术是IEEE 802.3工作组为10G以太网提出的,目的是减少编码开销,降低硬件的复杂性,并作为8...转载 2019-12-05 15:03:07 · 2522 阅读 · 0 评论 -
zynq的uboot模式下TFTP更新bit、内核等文件
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。本文使用软件uboot版本为u-boot-xlnx-xilinx-v2018.3,可在https://github.com/Xilinx/u-boot-xlnx/tree/xilinx-v2018.3下载官方版本硬件为米联客MZ7XB,zynq7020,使用QSPI启动方式关于zynq...转载 2019-10-30 16:24:05 · 2779 阅读 · 0 评论 -
转载 PCIe学习(一):PCIe基础及生成PIO例程分析
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。简介学习PCIe有一段时间了,这里将这段时间的学习做一个总结。由于手里没有包含PCIe的板子,因此所做的也就是尽力将XILINX提供的实例工程中的关键模块进行分析,包括 PIO_RX_ENGINE.v,PIO_TX_ENGINE.v,PIO_EP_MEM_ACCESS.v ,希望对和我...转载 2019-10-17 10:42:21 · 829 阅读 · 1 评论 -
Xilinx-7Series-FPGA高速收发器使用学习—概述与参考时钟篇
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。xilinx的7系列FPGA根据不同的器件类型,集成了GTP、GTX、GTH以及GTZ四种串行高速收发器,四种收发器主要区别是支持的线速率不同,图一可以说明在7系列里面器件类型和支持的收发器类型以及最大的收发器数量。图一Xilinx的7系列FPGA随着集成度的提...转载 2019-10-16 09:55:31 · 745 阅读 · 0 评论 -
xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。之前用serdes一直都是跑的比较低速的应用,3.125Gbps,按照官方文档一步一步来都没出过什么问题,这次想验证一下K7系列GTX最高线速8Gbps,看看xilinx的FPGA是不是如官方文档所说。GTX速度到底可以跑到多少关于器件速度的问题首先找到 ds182->Kint...转载 2019-10-16 09:43:57 · 1016 阅读 · 0 评论 -
FPGA 异步、同步复位及置位资源讨论
一直都在讨论应该使用同步复位还是异步复位,以及复位和置位是否同时使用的问题。也基本达成一致,我将简要分析一下这么做的原因,不足之处,还请指教:1.复位和置位不能同时使用,因为很多基本电路单元不同时包含复位和置位端;2.异步复位同步化。这里只想讨论一下FPGA内部的情况,官方文档推荐:1.使用同步复位,因为像block ram、DSP等只包含同步复位或置位;2.复位和置位不能同时使用,因为很多基本电...原创 2018-03-28 11:41:47 · 2169 阅读 · 1 评论 -
Zedboard & Zynq 图像采集 视频开发 (三) AXI4总线读写DDR
上一篇讲到了通过Zynq内部FPGA采集ov7725摄像头的图像数据,并将RAW8视频数据通过双线性插值法恢复为RGB888视频格式,这一篇的内容就是将RBG888视频数据通过PS的HP端口传送到DDR3进行视频缓存,然后再读出,进行VGA视频显示AMBA协议简介AMBA 协议是用于连接和管理片上系统 (SoC) 中功能模块的开放标准和片上互连规范。它有助于首次开发带有大量控制器和外设的多处理器设...转载 2018-03-28 13:48:16 · 3062 阅读 · 0 评论 -
Zedboard & Zynq 图像采集 视频开发 (一) 硬件平台搭建
前言之前没有写过博客,这是第一次写,希望能记录下自己的开发流程,如果能给一些人一些参考,那是荣幸之至,如果有疏漏错误之处,大家可以互相讨论。Zynq是一款比较强大的SOC,内部包含FPGA和Cortex-A9双核的ARM,我的这个设计就是用Zedboard开发板,搭配一个OV7725的cmos图像传感器,实现图像的采集和简单的传输,具体功能包括:图像采集,Bayer图像转RGB888图像,自制VD...转载 2018-03-28 13:50:59 · 4506 阅读 · 2 评论