NJUzzf98的博客

三分钟复习 SV中的定宽数组及数组基本操作

1、为什么需要接口呢？在SystemVerilog中，为了简化模块之间的连接、随着设计复杂化的大量端口、在不同设计层信号的反复声明和连接，利用接口作为块之间的通信模块来达到这个目的。优点：简洁不易错，加入新信号时只需要改变接口的模块。2、什么是接口？它是一种代表一捆连线的结构，具有智能同步和连接功能的代码。（按我自己的理解，就是相当于把两个模块之间的端口全部同一在一个结构里，避免了重复的声明）例如：如果不使用接口，仲裁器和测试平台针对同一信号都需要各自声明。如下//使用端口的仲裁器

1、verilog有两种基本的数据类型：变量和线网（net），有四种取值：0、1、X、Z。变量可以是无符号数reg，32bit的有符号数integer，64bit的无符号数time或浮点数real。存储都是静态的，子程序不能通过堆栈来保存形式参数和局部变量。线网可以用来链接设计中的不同部分，例如门、模块实例。设计模块的端口常用wire。2、logic 逻辑类型:类似于reg，但可以被连续赋值，但不能有多个结构性驱动，只能有一个驱动，可以用来查找网单中的漏洞。但若是多个驱动，例如双向总

三分钟简单过一遍SystemVerilog_验证导论 定向测试、随机测试、测试平台。。。