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Verilog例题
一边刷题一边学习
别再出error了
这个作者很懒,什么都没留下…
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Johnson Counter/约翰逊计数器
Johnson Counter,约翰逊计数器,是一种环形计数器.原创 2022-06-08 21:42:55 · 9821 阅读 · 4 评论 -
基于Verilog的同步FIFO原理及例题
FIFO基本原理、三种不同思路的基于Verilog的同步FIFO例题思路一:拓展地址位宽思路二:增加判断标志思路三:计数器原创 2022-06-07 22:12:57 · 1261 阅读 · 0 评论 -
Verilog 每日一题 —经典时钟分频(VL17 任意小数分频)
经典时钟分频例题,针对任意数值倍数的分频此方法针对所有的小数都适用,总结流程为:1、确定周期数之比;如8.7——87比10, 4.2——21比5。2、确定奇数和偶数周期的长度;如8.7——87比10——8和9;4.2——21比5——2和3。3、计算奇数和偶数周期个数;如8.7—87比10—8和9—3个/7个;4.2—21比5—4和5—4个/1个。4、分别设置一个奇数偶数的计数器,偶数周期num/2时跳变,奇数周期(num-1/2)时跳变。原创 2022-05-13 14:29:19 · 1220 阅读 · 1 评论 -
Verilog 每日一题(VL16 占空比50%的奇数分频)
描述设计一个同时输出7分频的时钟分频器,占空比要求为50%注意rst为低电平复位信号示意图:`timescale 1ns/1nsmodule odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 );//*************code***********// //设置一个计数器cnt[2:0] re.原创 2022-05-13 11:11:14 · 620 阅读 · 0 评论 -
Verilog 每日一题(VL13 时钟分频(偶数))
题目描述请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器注意rst为低电平复位信号示意图:这一题看波形不难,都是50%的占空比就很简单了,上升沿翻转即可。clk_out2在clk_in上升沿翻转,clk_out4在clk_out2上升沿翻转,clk_out8在clk_out4上升沿翻转.详解如下:`timescale 1ns/1nsmodule even_div ( input wire rst , input .原创 2022-05-12 19:31:01 · 403 阅读 · 0 评论 -
Verilog 每日一题 (VL11 状态机-非重叠的序列检测)
简单的moore状态机例题原创 2022-05-11 19:59:07 · 594 阅读 · 0 评论 -
Verilog 每日一题(VL8 非整数倍数据位宽转换24to128)
非整数倍数据位宽转换24to128原创 2022-05-10 19:52:03 · 1611 阅读 · 0 评论 -
Verilog 每日一题(VL7 数据累加输出)——进一步理解基于verilog的valid—ready双向握手
进一步理解valid-ready双向握手机制需要深入了解波形图及各个参数的意义,ready_a和ready_b表示上下游准备好了数据的传输,valid_a表示输入有效,valid_b表示已经完成四个数据的累加可以输出。。。原创 2022-05-09 15:16:20 · 2527 阅读 · 0 评论 -
Verilog 每日一题(VL6 数据串转并电路)
基于verilog的串并转换,简单的valid-ready双向握手原创 2022-05-06 23:14:50 · 409 阅读 · 1 评论 -
Verilog 每日一题 (VL5 信号发生器)
简单的信号发生器纪念第一次牛客网做题做崩了哈哈哈原创 2022-05-05 23:47:19 · 819 阅读 · 0 评论 -
Verilog 每日一题(VL14 自动贩售机1--FSM常见题型)
基于verilog的FSM简单经典例题原创 2022-05-04 15:34:01 · 915 阅读 · 0 评论 -
异步电路设计--同步脉冲器原理及例题
异步电路设计--同步脉冲器原理及例题,附详细的示意图原创 2022-04-28 13:51:21 · 2391 阅读 · 2 评论 -
Verilog 每日一题 (VL24 多bit MUX同步器 跨时域输出)
题目描述在data_en为高期间,data_in将保持不变,data_en为高至少保持3个B时钟周期。表明,当data_en为高时,可将数据进行同步。本题中data_in端数据变化频率很低,相邻两个数据间的变化,至少间隔10个B时钟周期。电路的接口如下图所示。端口说明如下表所示。解题:这一题总体思路是将A时钟域输入信号,同步到B时钟域,并随B时钟上升沿到来而输出。这里的思路是在A时钟设立一个有效信号data_en,当data_...原创 2022-04-28 17:18:44 · 984 阅读 · 1 评论 -
格雷码和二进制的转换及典型例题(4bits格雷码计数器)
格雷码和二进制的转换方法及典型例题原创 2022-04-26 13:09:29 · 17052 阅读 · 2 评论 -
Verilog 每日一题 (VL28 加减计数器)
Verilog 每日一题 (VL28 加减计数器)原创 2022-04-27 12:46:03 · 2271 阅读 · 0 评论 -
Verilog 每日一题 (VL27 可置位计数器)
可置数计数器(加一个中间计数变量来增加一个时延)原创 2022-04-26 10:59:00 · 612 阅读 · 0 评论 -
Verilog 每日一题(VL26 简易秒表)
简易秒表计数题原创 2022-04-25 15:55:23 · 705 阅读 · 0 评论 -
Verilog 每日一题 (VL30 RAM的简单实现)
简单的双端口例题原创 2022-04-24 12:46:11 · 449 阅读 · 0 评论 -
Verilog 每日一题(VL29 单端口RAM)
简单的单端口RAM例题原创 2022-04-23 21:01:32 · 813 阅读 · 0 评论 -
Sim/circuit10_HDLbits(看波形写电路图)
1、这是一个顺序电路。该电路由组合逻辑和一位存储器(即一个触发器)组成。触发器的输出通过输出状态是可观察的。读取模拟波形,确定电路的功能一开始看半天q,硬是没整明白,想着先把state写出来,然后才发现q和state之间也是有关系的。找到逻辑关系就很简单了。module top_module ( input clk, input a, input b, output q, output state ); always @(pos.原创 2022-04-17 19:12:20 · 495 阅读 · 0 评论 -
Exams/review2015 fsmseq_HDLbits
构建一个在输入比特流中搜索序列1101的有限状态机原创 2022-04-16 14:51:57 · 328 阅读 · 0 评论 -
Exams/review2015 fsmshift_HDLbits
作为用于控制移位寄存器的FSM的一部分,我们希望能够在检测到正确的位模式时,使移位寄存器能够精确地工作4个时钟周期。我们在Exames/Review2015fsmseq中处理序列检测,因此FSM的这部分仅处理移位寄存器的4个周期启用。无论何时重置FSM,都要将shift_ena断言4个周期,然后永远为0(直到重置)从波形图分析,reset下降后shift_ena保持四个周期高电平后置0。module top_module ( input clk, input reset,原创 2022-04-16 16:11:40 · 563 阅读 · 3 评论 -
Exams/review2015 shiftcount_HDLbits
easy easy原创 2022-04-16 14:28:55 · 464 阅读 · 1 评论 -
Verilog 每日一题(VL2 异步复位的串联T触发器--牛客网)
带你一分钟回顾T触发器原创 2022-04-19 19:11:11 · 668 阅读 · 0 评论 -
Exams/review2015 fsm_HDLbits(Moore型状态机例题)
值得多看看的Moore型状态机例题原创 2022-04-16 17:06:41 · 444 阅读 · 0 评论 -
Exams/ece241 2013 q8——Mealy型和Moore型FSM的比较
1、Moore型的输出只与当前状态有关,而Mealy型的输出和输入、当前状态都相关。2.、在实现相同功能的情况下,Mealy型状态机所需要的状态数比Moore型少,Moore需要待状态稳定才输出。3、输出时序上,Moore状态机同步输出,Mealy状态机异步输出;4、输出变化上,Mealy状态机比Moore状态机领先一个时钟周期;原创 2022-04-13 16:00:46 · 945 阅读 · 0 评论 -
Exams/ece241 2014 q5b_HDLbits
1、The following diagram is a Mealy machine implementation of the 2's complementer. Implement using one-hot encoding.简单的merely型状态机设计,能画出上面的状态图就很简单了。module top_module ( input clk, input areset, input x, output z); parameter A=原创 2022-04-14 00:40:21 · 496 阅读 · 1 评论 -
Tb/tff_HDLbits
You are given a T flip-flop module with the following declaration:module tff ( input clk, input reset, // active-high synchronous reset input t, // toggle output q);Write a testbench that instantiates one tff and will reset t原创 2022-04-18 10:00:00 · 506 阅读 · 0 评论 -
Exams/review2015 fsmonehot_HDLbits(独热码例题)
状态图已有还是很简单滴module top_module( input d, input done_counting, input ack, input [9:0] state, // 10-bit one-hot current state output B3_next, output S_next, output S1_next, output Count_next, output Wait_next, ou..原创 2022-04-17 15:52:02 · 318 阅读 · 0 评论 -
Exams/2013 q2bfsm_HDLbits 不同思路详解
考虑了两种不同的解题思路原创 2022-04-16 00:50:28 · 746 阅读 · 0 评论 -
Exams/review2015 fancytimer_HDLbits详解
折磨的一题,铺垫了四题的小BOSS终于来了原创 2022-04-17 15:07:46 · 1003 阅读 · 1 评论 -
Exams/review2015 count1k_HDLbits(详解) 周期计数器典例
10行搞定1000周期计数器原创 2022-04-16 13:57:28 · 465 阅读 · 1 评论 -
Fsm hdlc_HDLbits
同步HDLC成帧涉及对数据的连续比特流进行解码,以查找指示帧(数据包)开始和结束的比特模式。恰好看到6个连续的1(即0111110)是一个“标志”,指示帧边界。为了避免数据流意外包含“标志”,发送方在每5个连续1s后插入一个零,接收方必须检测并丢弃该零。如果连续出现7个或更多的1,我们还需要发出错误信号。创建一个有限状态机来识别这三个序列:011110:信号位需要丢弃(光盘)。0111110:标记帧的开始/结束(标记)。01111111...: 错误(7个或更多的1)(错误)。重置FSM原创 2022-04-13 14:58:07 · 767 阅读 · 0 评论 -
Tb/tb2_HDLbits(简单的testbench)
`timescale 1ps/1psmodule top_module(); reg clk,in; reg[2:0]s; wire out; always begin #5 clk=~clk; end initial begin clk=0; in=0; s=2; #10 s=6; #10 s=2; in=1; #10...原创 2022-04-18 11:30:00 · 526 阅读 · 0 评论 -
Verilog 每日一题(VL4 移位运算与乘法)
题目描述: 已知d为一个8位数,请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效(d给出的信号的上升沿表示写入有效)波形示意图:在这里我的解题思路有两种:(1)创建变量进行计数,通过循环进行输出(2)利用状态机进行设计由于状态机的方式比较直观,在这里直接用状态机来解题的(merely型,与输入和当前状态都相关)设置5种状态:一种待机态,四个循环态,具体解题思路如下`timescale 1ns/1nsmodule multi...原创 2022-04-20 20:48:41 · 528 阅读 · 0 评论 -
Exams/2014 q3fsm_HDLbits详解(merely状态机典型例题)
merely状态机例题1、Consider a finite state machine with inputssandw. Assume that the FSM begins in a reset state calledA, as depicted below. The FSM remains in stateAas long ass= 0, and it moves to stateBwhens= 1. Once in stateBthe FSM examines t...原创 2022-04-14 19:24:05 · 846 阅读 · 0 评论 -
Fsm1\Fsm2_HDLbits(状态机入门四道Verilog例题)
状态机:有限状态机(Finite State Machine),(1)若输出只和状态有关而与输入无关,则称为Moore状态机(2)输出不仅和状态有关而且和输入有关系,则称为Mealy状态机1、This is a Moore state machine with two states, one input, and one output. Implement this state machine. Notice that the reset state is B.module to.原创 2022-04-09 00:46:07 · 1349 阅读 · 0 评论 -
Fsm serial_HDLbits详解
折磨了一晚上终于弄明白了/(ㄒoㄒ)/~~这里我设置了五种状态:(1)默认态idel,in=0时到data,=1时保持(2)数据输入data,维持8个clk 到stop0(3)停止信号的接收判断态stop0,in=1时到done(接收到停止态,完成输出),=0时到 stop1(继续等待停止信号);(4) 完成态done, in=1时到idel,=0时到data(5)未接收到停止信号时的判断态stop1,in=1时到idel(接收到停止信号,等待开始信号in=0),=0时保持。原创 2022-04-12 23:45:47 · 520 阅读 · 2 评论 -
HDLbits __Edgedetect2 (边沿触发)
这一题想了好久一开始看这波形图捋不清,其实就是检测输入信号的所有跳变(0到1,1到0)。需要一个寄存器state保存状态值;波形图的变化如下in (存储上一in状态)state (对比前两者)anyedge 0000 (初始态) 0000 (初始态) 0000 (初始态) 0010(2) (posedge clk)0000 0010(2) 0010(2) (posedge clk)0010 0000 1110(e) ...原创 2022-04-05 21:00:31 · 894 阅读 · 2 评论 -
Exams/m2014 q4c
同步和异步清零:敏感信号不同,同步:posedge clk ;异步:posedge clk or reset clk.module top_module ( input clk, input d, input r, // synchronous reset output q); always @(posedge clk) begin if(r) q=0; else q=d; ...原创 2022-04-05 13:18:39 · 335 阅读 · 0 评论