FPGA内部IP核DDS

项目当中需要正弦信号与余弦信号，首先想到了DDS芯片。由于还需要用FPGA 做一些数据处理，后来干脆直接用FPGA 内部的DDSIP核，同时根据IP核内部的相位累加端口，设置触发信号，使得触发信号更加准时，并且通过PSD 算法计算有效值，相位差更小，精度更高。
首先了解DDS的原理：

一、 DDS技术是根据奈奎斯特取样定律，从连续信号的相位出发，将正弦信号取样，编码，量化，形成一个正弦函数表，存在EPROM中，合成时，通过改变相位累加器的频率字来改变相位增量，也就是我们所称的步长。相位增量的不同导致一个周期内取样点的不同，在时钟频率即采样频率不变的情况下，通过相位的改变来改变频率。
二、 DDS 以数控振荡器的方式，产生频率、相位可控制的正弦，电路包括了基准时钟源、相位累加器、相位调制器、正弦ROM 查找表、D/A 转换 器和低通滤波器等。 频率控制字N 和相位控制字M 分别控制DDS 所输出的正弦波的频率和相 位。DDS 系统的核心是相位累加器，它由一个N 位累加器与N 位相位寄存器构成。时钟脉冲每触发一次， 累加器便将频率控制数据与相位寄存器输出的累加相位数据相加， 然后把相加后的结果送至相位寄存器的数据输入端。 相位寄存器将累加器在上一个时钟作用后所产生的新相位数据反馈到累加器的输入端， 以使加法器在下一个时钟的作用下继续与频率控制数据相加。 这样， 相位累加器在参考时钟的作用下将进行线性相位累加， 当相位累加器累加满时， 就会产生一次溢出， 以完成一个周期性的动作， 这个周期就是DDS 合成信号的一个频率周期， 相位累加器的溢出频率就是DDS 输出的信号频率。 相位寄存器的输出与相位控制字相加， 结果作为正弦查找表的地址。 查找表