2021大华笔试

笔试没有监控，让我误以为是测评。。。

1、关于Verilog说法错误的是 B

always模块内部被赋值的信号必须是reg

generate描述的语句不可以被综合

reg型定义的信号不一定都被综合成触发器

当对不同时钟域之间设置false path，工具忽略对该时钟之间的路径进行分析

2、关于综合描述错误的是 D

综合就是把抽象设计中的一种表示转换成另一种表示的过程

综合就是将电路的高级语言转换成低级的，可与FPGA/CPLD相映射的功能网表文件

为实现系统的速度、面积、性能的要求，需要对综合加以约束，成为综合约束

综合可以理解为一种映射过程，并且这种映射关系是唯一的， 即综合结果是唯一的。

3. 下列方法中不能消除竞争冒险现象的是 D

接入滤波电容

修改逻辑设计

引入选通脉冲

使用组合逻辑

4、C语言代码题

5、如果对键盘上108个符号进行二进制编码，则至少需要几位二进制数码 A

7

6

5

4

6、请问{1,1}与下面哪个值相等 B

11

2'b11

64'h0000000100000001

64'h0000000000000003

7、C语言代码题

8、下列等式不正确的是

A'B+AB' = (A'+B')(A+B)

AB'+BC'+B'C+A'B=AB'+BC+A'C

A'B'C'+A'BC+ABC'+ABC=A'B'C'+BC+AC+AB

((A+B')+(A'+C'))AC+BC=B'+C'

9、FPGA基于（SRAM）结构实现，因此每次上电后必须进行一次配置

10、在下列程序中initial块执行完成后，A,B值分别为（31）（2）

reg [4:0]     A;
reg [2:0]     B;
initial begin
    A = 0;
    A = A-1;
    B = A;
    B= B + 3;
end

11、带符号的6比特数据，赋值范围由（-32~31）

有符号数的取值范围为：-2^(n-1) ~ 2^(n-1)-1 （其中n为数据位数），当n=8时，数据取值范围：-128 ~ 12