局部放电
Azad_Walden
信号处理
展开
-
OSI模型
OSI(Open System Interconnect),即开放式系统互连。 一般都叫OSI参考模型,是ISO组织在1985年研究的网络互连模型。该体系结构标准定义了网络互连的七层框架(物理层、数据链路层、网络层、传输层、会话层、表示层和应用层),即OSI开放系统互连参考模型。每一层的数据格式:...原创 2020-09-09 17:11:32 · 231 阅读 · 0 评论 -
FPGA的差分单端信号的转换原语
具体如何设置差分对在7 Series FPGA & ZYNQ-7000 All Programmable SoC Library Guide for HDL Design(UG768)和7 Series FPGA SelectIO Resource(UG471)文档里面给出了HDL文件进行管脚分配的办法:用OBUFDS原语(Primitive)可以进行单端转差分输出,其实使用该原语就是在FPGA IO Bank使用了一个LVDS发送器。对应的,用IBUFDS原语可以进行差分信号的接收,...转载 2020-07-29 19:55:01 · 5774 阅读 · 0 评论 -
FPGA的inout使用
inout是可以输入也可以输出的引脚,只能由wire型网线驱动。当inout作输入引脚时需要将此引脚置为高阻态z。如fpga和dsp使用xintf通信时,fpga用双口ram将数据缓存,此时A端口是dsp将数据写入FPGA的sram里面,B端口是dsp将数据从sram里面读取,此时代码为:module FpgaToDsp( input clk50m_i, input rst_key,原创 2020-07-11 15:33:03 · 3676 阅读 · 0 评论 -
TPS65024X的输出电压计算
原创 2020-06-25 17:32:26 · 320 阅读 · 0 评论 -
vivado使用头文件预定义
1、创建头文件,选择verilog header,是.vh文件2、将头文件设置为Global Include,这样就不用在每个调用的文件里面添加 `include "My_def.vh"文件了3、将头文件添加预定义,如`define SC_ref 5704、调用时用define的值代替就行,如if(dn_mid >= `SC_ref)...原创 2020-06-17 19:24:12 · 10619 阅读 · 0 评论 -
综合篇(四):Vivado中Global和Out-of-context(OOC)综合模式
1. 创建综合运行 一个“运行”(Run)是指定义和配置综合过程中的各个方面,包括:使用的Xilinx器件、应用的约束集、启动单个或多个综合的选项、控制综合引擎结果的选项。点击Flow菜单中的CreateFuns:或在DesignRuns窗口中:2. 综合方式选择 针对定制IP时候,会有一个综合方式(Synthesis...转载 2019-10-31 15:01:34 · 1792 阅读 · 0 评论 -
vivado错误[Synth 8-27] use of clock signal in expression not supported
说明有状态不明的情况出现,说明ifelse没有把所有现象包含进去或者是直接赋值的时候对于被赋值的那个值可能会出现上升沿或者下降沿不确定的情况,对于后者可以使用ifelse解决或者直接clk?1:0。...原创 2019-09-23 15:03:29 · 3891 阅读 · 0 评论 -
I/O接口标准
I/O接口标准1.单端信号接口标准LVTTL和LVCMOS(JESD8-5,JESD8-B)SSTL(JESD8-8,JESD8-9B,JESD8-15)HSTL(JESD8-6)LVTTL和LVCMOS结构通常是简单的push-pull。最简单的例子就是CMOS反向器,需要满足的唯一参数是VIL/VIH,VOL/VOH以及驱动电流,接口标准相对易于实现。其输入和输出参数见下面的表...转载 2019-09-21 19:11:24 · 517 阅读 · 0 评论 -
Xilinx FPGA全局时钟和局部时钟资源
“全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果;如果使用不当,不但会影响设计的工作频率和稳定性等,甚至会导致设计的综合、实现过程出错。Xilinx FPGA的7系列分为全局时钟(Global clock)和局部时钟(Regional clock)资源。目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、...转载 2019-09-12 09:40:10 · 8329 阅读 · 0 评论 -
【 FPGA 】时钟树问题简介
目录(1)什么情况下,时钟应该“上树”?(2)如何选择时钟树?(3)时钟信号如何“上树”?(4)被“拉下树”的时钟信号上篇博文:时钟域问题简介,介绍了时钟域的相关知识,形象的说就是时钟信号的“势力”范围,它通过时钟树的形式实现。时钟树不仅可以做到高扇出,还可以做到让时钟信号到达各个触发器的时刻尽可能一致,也即保证时钟信号到达时钟域内不同触发器的时间差最小。这篇博文...转载 2019-09-12 09:28:11 · 1743 阅读 · 1 评论 -
SRAM、DRAM和SDRAM的区别
静态随机存取存储器(StaticRandom-AccessMemory,SRAM)是随机存取存储器的一种。所谓的“静态”,是指这种存储器只要保持通电,里面储存的数据就可以恒常保持,而且一般不是行列地址复用的。相对之下,动态随机存取存储器(DRAM)里面所储存的数据就需要周期性地更新。然而,当电力供应停止时,SRAM储存的数据还是会消失(被称为volatile memory)。缺点:因为一般不是...转载 2019-07-09 17:35:19 · 1298 阅读 · 0 评论 -
示波器的存储深度
采集时间窗口=存储深度/采样率安捷伦的9000系列示波器在界面左上角上有显示采样率和存储深度,单位为MSa/s或者GSa/s已经Mpts,Mpts代表存储深度,pts是points的缩写,Mpts是指M个点。在每通道的存储深度为1Mpts的设置下,示波器可以10GSa/s采样率捕获1ms的波形。同一示波器,但每通道的存储深度是100Mpts的设置,那么在采样率相同的条件下可以捕获10ms...原创 2019-07-15 15:54:10 · 5863 阅读 · 1 评论 -
[攻克存储] SRAM地址线的连接
在嵌入式系统设计过程中,由于主控芯片(如ARM、PPC、MIPS等)片上的存储空间不够大,经常需要外接存储器芯片(如ROM、SRAM、SDRAM、DDR2、Nand Flash等),因此,弄清楚主控芯片与外界存储芯片的引脚连接原理至关重要,由于Nand Flash的引脚连接比较简单,不涉及地址线的连接,而SDRAM和DDR2访问原理与ROM和SRAM有一些不同,故以后再专门讲述,这里我将主要介绍A...转载 2019-07-11 11:30:22 · 3256 阅读 · 0 评论 -
[攻克存储] 存储芯片的写屏蔽及扩展
在上一篇文章《[攻克存储] SRAM地址线的连接》中,我们讲述了主控芯片(ARM)与 SRAM 的地址线如何连接的问题,关于存储芯片的写寻址过程以及存储芯片的扩展并没有涉及,本文着重描述这方面的知识点和需要注意的问题。 首先,我们还是看一个电路图: 由上一篇文章我们知道,这是ARM芯片与16位数据位宽的SRAM存储芯片的典型连接图,ARM芯片只需给出要访问的高16...转载 2019-07-11 11:32:56 · 261 阅读 · 0 评论 -
modelsim错误could not find interpreter "ScintillaTk"
modelsim的安装路径如果出现空格,则会报上述错误。解决办法有两种:1、把安装的整个文件夹移到c盘根目录下,就可以了。2、新建一个不含空格的文件夹,然后用mklink将这两个路径连接到一起,再修改环境变量。参考这个链接的操作https://electronics.stackexchange.com/questions/219733/modelsim-error-could-no...原创 2019-07-26 16:04:45 · 3964 阅读 · 2 评论 -
quartus生成IP核卡住
在生成IP核时卡住有如下两种解决方案:1.在ip核生成卡住的时候,把任务管理器里面的 quartus_map 进程结束。2.更新JRE从java官网下载最新jre:http://www.oracle.com/technetwork/java/javase/downloads/index.html点击下图中的jre下载,下载windows x86 offline 和windows x64...原创 2019-08-01 09:22:46 · 1923 阅读 · 0 评论 -
示波器的阻抗、采样率、带宽
一般来说超过一定带宽的示波器都会有两个阻抗的选择,50Ω或者是1M。阻抗匹配一种是想达到最好的功率输出,另一种是想得到无失真的波形。低频一般不需要阻抗匹配,如果需要达到最高的功率输出,则需要将输出电阻等于信号源的电阻,此时有50%的功率输出。高频射频为了防止阻抗不匹配而在终端或者是传输线上信号反射,得到无失真的波形,就需要阻抗匹配。通常认为3Mhz以上就可以成为高频信号。高频信号需要匹...原创 2019-07-28 10:09:39 · 3628 阅读 · 0 评论 -
testbench的简单例子和模板
简单的例子///////////////////////////模块///////////////////////////////input clk;input rst_n;input en;output reg [7:0]data;always @(posedge clk or negedge rst_n )if(!rst_n) data <= 8'd0;...转载 2019-08-01 16:53:10 · 6000 阅读 · 0 评论 -
Libero的license使用
如果使用DISK_SERIAL_NUM,则使用c盘的,不是安装到的盘上,而是系统盘,然后license放到c盘,指向也是C盘。原创 2019-07-04 09:06:39 · 3071 阅读 · 0 评论