UVM 实战 2.3.2 & 2.3.3 my_driver & my_monitor代码对比

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

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前言

UVM 实战
代码清单2-24 my_driver.sv
代码清单2-29 my_monitor.sv
代码对比

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一、UVM 实战 my_driver.sv VS my_monitor.sv （Part 1）

前面28行，就是name的差别；
main_phase的差别：
–29行：for 循环 2次；
–31行：内嵌式的随机约束一个具有注脚的文本。¹

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二、UVM 实战 my_driver.sv VS my_monitor.sv （Part 2）

左边driver: push，data_q.push_back(): 在队列末尾插入，将tr中所有的数据压入队列
右边monitor: pop，data_q.pop_front(): 在队列前面弹出。²

dmac, smac, ether_type, crc等都在my_transaction.sv中定义：

`ifndef MY_TRANSACTION__SV
`define MY_TRANSACTION__SV

class my_transaction extends uvm_sequence_item;

   rand bit[47:0] dmac;
   rand bit[47:0] smac;
   rand bit[15:0] ether_type;
   rand byte      pload[];
   rand bit[31:0] crc;

字节打包过程，对tr.dmac, tr.smac, tr.ether_type和tr.crc，都是低位字节先入队列（对payload的处理书上没有写，假设保留原字节序吧）³

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1. 内嵌约束，绿宝书（SystemVerilog验证， 测试平台编写指南），6.8，P151； ↩︎

2. 队列的操作，绿宝书（SystemVerilog验证， 测试平台编写指南），2.4 ，P29； ↩︎

3. [SystemVerilog]流操作小练习 - 碧石85年的文章 - 知乎 https://zhuanlan.zhihu.com/p/59802457。 ↩︎