【ZYNQ MPSoC开发】PL使用自定义IP后Vitis编译报错的解决方法

问题发现：

       在使用Alinx的AXU3EG开发板学习自定义IP时，发现PWM控制呼吸灯频率实验中，由于在PL端使用了自定义IP,Vitis编译PS端程序时会报错。

问题所在：

       这个问题并不是一个bug，而是官方希望使用者自行为自定义IP编写驱动和Makefile。虽然灵活性增加了，但同时也对使用者提出了更高的要求。

解决方法：

       首先在Vitis工程目录下的硬件描述工程文件夹中找到自定义ip的文件夹。

       以pwm_breath IP核为例，有以下三个路径：

1，vitis\design_1_wrapper\psu_cortexa53_0\standalone_psu_cortexa53_0\bsp\psu_cortexa53_0\libsrc\pwm_breath_v1_0\src

2， vitis\design_1_wrapper\zynqmp_fsbl\zynqmp_fsbl_bsp\psu_cortexa53_0\libsrc\pwm_breath_v1_0\src

3，vitis\design_1_wrapper\zynqmp_pmufw\zynqmp_pmufw_bsp\psu_pmu_0\libsrc\pwm_breath_v1_0\src

       由于问题出在Makefile，所以需要进行替换，若是不了解Makefile的相关知识，简单起见，可以参考官方为他们其他模块编译的Makefile，事实上那些makefile都是通用的，直接复制过来将vitis为自定义ip生成的那三个半成品Makefile替换掉就行了。

       按照上述方式，platform编译可以通过，但是在编译app时，报错提示没有某个路径的txt文件，只需要根据这个路径自己进行创建即可，创建后可能还会报一次错，最后相当于在以下路径创建了两个txt，不需要写入什么内容，只要有这两个文件即可。我这边提示的路径如下：

vitis\design_1_wrapper\export\design_1_wrapper\sw\design_1_wrapper\qemu