FPGA 知识点 - 小数计算

FPGA 知识点

小数计算

小数又叫浮点数在算法中比较常用,在程序设计中有专门的数据类型IEEE754,单精度浮点single和double双精度浮点,单精度浮点在内存中占用4byte,基本结构为1bit符号为+8bit整数位+23bit小数位。-127到128。双精度浮点在内存中占用8byte,基本结构为1bit符号为+11bit整数位+52bit小数位-1024 到+1024之间。

FPGA在处理小数时如果数据范围和精度合适,可以直接使用single 和 double 双精度浮点型IP进行转换,将整形转换成浮点型进行计算。这样做需要的资源略多一些。如果资源富裕是可以使用。另一种情况是手动进行转换。手动转换第一步是确定浮点计算精度,比如精度为0.1 小数部分就需要7个bit机型表示,计算到0.01超出精度一位
,一个bit代表是1/128,根据数据大小确定整数部分的bit宽度,暂定为5bit。例如有一个数据是5.38,确定精度为0.01,小数部分需要7bit表示。将5.38*(2^7) = 688.64 取整为688,这就是一个12bit 的数688。在FPGA内部对其进行乘除计算,得出结果后再除去(2^7)得到原始大小,假设进行乘4操作,688*4=2752,转换成2进制 1010 1100 0000 分解一下,整数部分1_0101、小数部分100_0000。转换成10进制为21.5。如果计算加法需要分别计算正式部分和小数部分。

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当将ASIC设计移植到FPGA芯片,需要进行一些重要的工作和优化。首先,ASIC设计的不同部分需要分别映射到不同的FPGA芯片中,通常以功能模块为划分边界。这个划分和优化的过程相对复杂,需要考虑系统成本、整体性能、资源容量、FPGA芯片之间的互联以及划分的复杂度等因素。 移植ASIC设计到FPGA芯片中需要进行大量的重编码和优化工作。尤其是钟树结构,需要正确地分配到FPGA芯片的各种钟资源上。这是一个非常具有挑战性的任务。 尽管FPGA工具和设计流程与ASIC相似,但是由于一些根本性的差异,工程师仍然需要解决一些问题。ASIC综合工具通常对Verilog语法的支持更宽松,而且ASIC和FPGA综合工具在引导语句和工具选项方面也有所不同。此外,无论是资源占用还是布线密度,ASIC工具需要处理的工作比FPGA复杂得多。在某些复杂情况下,FPGA工具甚至可能无法成功布局和布线。因此,在某些情况下,可能需要修改RTL源代码,甚至重新规划多芯片划分方案。 总结起来,将ASIC设计移植到FPGA芯片中需要进行划分和优化工作,并需解决RTL源代码的重编码和钟树结构的挑战。此外,需要注意ASIC和FPGA综合工具的差异,并可能需修改RTL源代码和重新规划多芯片划分方案。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* *3* [FPGA知识汇集-ASIC向FPGA的移植](https://blog.csdn.net/mochenbaobei/article/details/128677191)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v92^chatsearchT0_1"}}] [.reference_item style="max-width: 100%"] [ .reference_list ]

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