FPGA 中 system verilog 的使用

FPGA 中 system verilog 的使用

语言选择 SV + IP + matlab

• IC或者fpga 设计常用的语言有verilog、vhdl、Sytem verilog、spinalhdl 、BSV、HLS等。国内verilog最主流使用人数最多，主流的IC和FPGA用这个最多，VHDL在FPGA开发领域，基本等同于verilog，语法更加准确，也更加繁琐一些。system verilog 为verilog的超集。增加了一些新特性，尤其是适合验证的特性。对于设计来说，和verilog 差异不大。spinalHDL 和 BSV等语言，更像一种verilog生成工具，最终会生成verilog代码。在复杂算法开发上有一些优势，在接口和业务逻辑处理上优势不明显。HLS 为高层次综合，工具使用要求比较高，要求能看懂硬件结构、懂verilog、懂c++、还得懂一些算法原理，常规工程师很难有着样的成长路径。除非在这个领域一直精进的大牛，产业化还是有一些距离。
• 我目前认为FPGA比较适合的工具是SV 语言和IP开发，IP越来强大，FPGA工程师趋向IP应用工程师。ip使用 sv语言 或者verilog语言差别并不大。sv的一点优势是 不在区分wire和reg，有interfcae/struct等特性，代码更加友好，可读性强。另外在Tb设计上 有一些优势。
• spinalHDL和BSV更适合开发IP比如算法处理模块，这些语言描述计算密集型功能更有优势，在对FPGA IP的支持我还有待提升。增加了开发负担，考虑到fpga 开发的算法不会经常调整，反倒是业务逻辑调整的多。所以生成器类的工具效果打折扣。
• hls要求太高，适合大牛使用。
• 最重要的一点是，如果有上板调试过程，脱离软件环境，spinal和bsv、hls 的软件特性反而成为负担，最终还要回到verilog进行调试。