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Mr.zhang_FPGA
技术人生，有总结才有提高
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功耗结构设计
结构功耗优化方法主要讨论FPGA中结构的功率优化方法。相对于专用集成电路（ASIC），FPGA是耗电的器件，不适合超低功率设计技术。（CPLD有低功耗器件）。在CMOS技术中，动态功耗与门和金属引线的寄生电容充放电有关。，电容中消耗电流的公式：I= V * C *f公式中I是总电流，V是电压，c是电容，f是频率。因此，为了减少驱动电流，必须减少这三个关键的参数。在FPGA设计中，电压通常是固定的，因此，只能控制电容c和频率f.电容c直接与随时被触发的门的数量以及里阿尼金额这些门的布线长度原创 2021-05-18 10:11:20 · 325 阅读 · 0 评论 -
gray码转换二进制
gray码转换二进制二进制格雷码转换成自然二进制码,其法则是保留格雷码的最高位作为自然二进制码的最高位，而次高位自然二进制码为高位自然二进制 码与次高位格雷码相异或，而自然二进制码的其余各位与次高位自然二进制码的求法相类似。...原创 2021-03-11 14:06:42 · 988 阅读 · 0 评论 -
基于verilog的 PRBS编码
PRBS编码PRBS编码原理verilogPRBS什么是PRBS?，我相信当你点开这篇博文的时候肯定对PRBS有一定了解，或者你只是单纯了解verilog。对于什么是PRBS，百度百科给出的解释是PRBS的验证就是PRBS的产生的反过程，具体方法是Transceiver接收端首先将收到的数据寄存一拍（并行数据），将寄存的数据进行PRBS编码，编码后的数据与最新接收到的数据进行比较，如果一致则表示PRBS校验正确。PRBS: Pseudo-Random Binary Sequence 伪随机二进制原创 2020-06-17 17:39:49 · 10652 阅读 · 2 评论 -
verilog仿真产生差分时钟
verilog仿真产生差分时钟最近在啃pcie,pcie的一些基础知识，过段时间会发出来。在做pcie仿真的时候，看到xilinx官方的的这种产生差分时钟的方法觉得很好，在此做个笔记，同时分享给大家。差分时钟以前在做仿真时候通常都是用的单端时钟信号，这种单端时钟信号，很好产生，通过，always forever都可以产生。差分原理也很简单，n信号跟p信号取反就行了，但是xilinx的这个写法...原创 2020-02-28 14:46:00 · 7264 阅读 · 1 评论 -
例化mig IP用User Interface实现DDR3读写
例化mig IP用User Interface实现DDR3读写平台新建工程控制逻辑设计部分信号Command Timing DiagramWrite Timing DiagramRead Timing Diagram实现code平台设计在vivado 2019.2中实现，硬件平台Zion板，设计采用Zion板对DDR3部分。时钟采用200MHZ的差分时钟。DDR3型号为MT41J256m16X...原创 2020-01-07 17:45:12 · 1756 阅读 · 4 评论 -
mircobaze 控制mig IP读写DDR测试
mircobaze 控制读写DDR测试mircobaze 控制读写DDR测试新建BD文件1.在vivado Flow Navigator选择 Create Block Design,然后添加microbalze并点击图中自动连线如下图：2.运行结果如下图：3.双击microblaze 进行设置如下图：添加mig IP 核并进行设置1.mig的输入时钟2.之后在IO Planning Options...原创 2020-01-02 16:27:01 · 3162 阅读 · 1 评论 -
verilog 笔试题
一道verilog笔试题博主好久没写博客，最近看到一个校招笔试题，就随手写了。下面是题目verilog code`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: zhangsy//...原创 2019-12-01 17:22:57 · 2483 阅读 · 3 评论 -
华为FPGA设计高级技巧xilnx篇-阅读笔记2
华为FPGA设计高级技巧xilnx篇-阅读笔记2设计技巧合理选择加法电路串行进位与超前进位使用圆括号处理多个加法器IF语句和Case语句：速度与面积的关系。减少关键路径的逻辑级数通过等效电路，赋予关键最高优先级调整if语句中条件的先后次序合并if语句，提高设计速度组合逻辑与时序逻辑分离利用电路的等价特性，巧妙地分配延时复制电路，减小扇出（fanout）,提高设计速度高效利用IOB设计技巧设计技...原创 2019-10-14 19:45:20 · 2169 阅读 · 1 评论 -
小数分频N.5分频
小数分频N.5分频2.5分频波形图原理分析verilog codetestbench仿真结果博主之前写过三分频，今天有空补充一下小数分频，原理大同小异，具体可以参考博主之前的博客三分频2.5分频波形图{signal: [{name: ‘clkp’, wave: ‘P…’},{name: ‘counter’, wave: ‘x2222222222’, data: [‘00001’, ‘00...原创 2019-10-12 17:47:04 · 3113 阅读 · 0 评论 -
华为FPGA设计高级技巧xilinx篇阅读笔记一
华为FPGA设计高级技巧xilinx篇阅读笔记一前言新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入前言个人...原创 2019-09-16 14:13:44 · 2758 阅读 · 0 评论 -
verilog更相减损法求最小公倍数
verilog更相减损法求最小公倍数一道有趣的面试题算法实现原理传统除法器设计原理RTL级电路verilog codetestbench仿真结果一道有趣的面试题博主在技术交流群里，无意看到某公司的一道关于IC的设计题，题目大概的意思就是求两个8位无符号位的最小公倍数。而且要求面积尽可能小。最后要求是用时序电路设计。博主觉得有趣就做做看，面积尽量小的话博主觉得尽量少用除法器，乘法器。针对求最小...原创 2019-09-05 19:18:17 · 2618 阅读 · 0 评论 -
verilog中的循环语句以及generate
verilog中的循环语句以及generateverilog中的循环语句for语句while语句repeat语句foever 语句generate语句实际应用计数器结构RTL结构如图for语句RTL结果generate语句RTL结构仿真codeverilog中的循环语句verilog中的循环语句主要有，for，while，repeat，foever.generate就显的另类了。博主针对这几个...原创 2019-09-01 15:23:47 · 4430 阅读 · 0 评论 -
FPGA中建立时间与保持时间以及应用
FPGA中建立时间与保持时间以及应用建立时间与保持时间的概念触发器中的建立时间与保持时间新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart...原创 2019-08-29 17:58:36 · 1493 阅读 · 0 评论 -
异步时钟处理之结绳法1
异步时钟域处理之结绳法1异步时钟域结绳法结绳法时序图功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入异步时钟域在实际...原创 2019-08-23 21:13:49 · 3398 阅读 · 2 评论 -
FPGA底层原理结构及内部资源
FPGA底层原理结构及内部资源FPGA组成结构FPGA资源分布图FPGA管脚CLB触发器（flip-flop）IOBBRAM总结FPGA组成结构博主刚开始接触FPGA时是在大三上EDA实验课，当时就对这种这种芯片的强大好奇，当时实验课用的VHDL语言，当时觉得这种并行的语言很有趣。后续又自学了verilg,从此就迈上了这条不归路，经过几年学习总感觉没啥进步，当初以为自己会用verilog就代表...原创 2019-08-17 17:19:53 · 7986 阅读 · 1 评论 -
异步时钟处理之结绳法2
异步时钟处理之结绳法2结绳法2新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入结绳法2异步跨时钟处理以及结绳...原创 2019-08-24 10:09:48 · 2522 阅读 · 1 评论 -
脉冲同步器
脉冲同步器脉冲同步器作用脉冲同步器verilog codetestbench仿真结果脉冲同步器作用在实际的电路设计中，设计人员很少遇到单一时钟的同步电路设计，更多的是多时钟域的设计，因此异步电路的设计在实际应用中的重要意义不言而喻。由于信号在不同时钟域之间传输，容易发生亚稳态的问题导致，不同时钟域之间得到的信号不同。处理亚稳态常用打两拍的处理方法。多时钟域的处理方法很多，最有效的方法异步fif...原创 2019-08-19 09:25:43 · 7851 阅读 · 1 评论