verilog实现二进制计数器，约翰逊(Johnson)计数器，环形计数器

最新推荐文章于 2022-06-08 21:42:55 发布
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分类专栏： verilog 仿真 文章标签： verilog
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本文链接：https://blog.csdn.net/qq_15026001/article/details/89918709
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这篇博客详细介绍了如何使用Verilog语言实现4位二进制计数器、约翰逊计数器和环形计数器，包括异步复位和同步复位的实现。提供了相应的Verilog代码和仿真结果，对比了三种计数器的特点。
摘要由CSDN通过智能技术生成

https://github.com/zsylov/verliog-study/blob/master/2019.5.6%E8%AE%A1%E6%95%B0%E5%99%A8.md

用verilog实现一个4bit二进制计数器。
====
a) 异步复位

b) 同步复位

input clk, rst_n; 

output [3:0] o_cnt;
```verilog
`timescale 1ns/1ps
module Syn_counter(
                input clk,rst_n,
                output[3:0] o_cnt
                    );
  reg [3：0] o_cnt_r;
  always @ (posedge clk)
    if(!rst_n)
      o_cnt_r <= 4'b0000;
      else if(o_cnt_r == 4'b1111) o_cnt_r <= 4'b0000;
    else
      o_cnt_r <= o_cnt_r + 1'b1;
  assign o_cnt =o_cnt_r;
endmodule

`timescale 1ns/1ps
module aSyn_counter(
                input clk,rst_n,
                output[3:0

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Mr.zhang_FPGA
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