例化mig IP用User Interface实现DDR3读写

最新推荐文章于 2023-06-29 17:56:55 发布
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分类专栏： MIG  verilog FPGA
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版权

例化mig IP用User Interface实现DDR3读写

平台

设计在vivado 2019.2中实现，硬件平台Zion板，设计采用Zion板对DDR3部分。时钟采用200MHZ的差分时钟。DDR3型号为MT41J256m16XX-107 FPGA型号为xc7k160tffg676-2。

新建工程

首先新建一个工程，我这里取名为ddr3_demo然后添加mig IP核具体方法可以参考博主之前写的博客mig使用

控制逻辑设计

以下内容均可以在xilinx的ug586_7Series_MIS中找到。官方链接
User Interface结构如图
User
由图可知我们只需要控制好User FPGA Logic部分就可以实现对ddr3的控制。

部分信号

相关信号如图所示，具体信息可以查看ug586了解。
在这里插入图片描述

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Mr.zhang_FPGA
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