例化mig IP用User Interface实现DDR3读写

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分类专栏： MIG  verilog FPGA
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版权

例化mig IP用User Interface实现DDR3读写

平台

设计在vivado 2019.2中实现，硬件平台Zion板，设计采用Zion板对DDR3部分。时钟采用200MHZ的差分时钟。DDR3型号为MT41J256m16XX-107 FPGA型号为xc7k160tffg676-2。

新建工程

首先新建一个工程，我这里取名为ddr3_demo然后添加mig IP核具体方法可以参考博主之前写的博客mig使用

控制逻辑设计

以下内容均可以在xilinx的ug586_7Series_MIS中找到。官方链接
User Interface结构如图

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Mr.zhang_FPGA
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专栏目录
DDR3 MIG IP核DDR3读写测试解决方案
08-19
  近期学习使用Verilog编写DDR3接口的读写测试，在编写过程中遇到许多问题，最终还是功夫不负，实现了DDR3数据写入和数据读取功能。这是完整的工程文件，可以直接进行仿真测试。
Xilinx MIG 控制器使用详解（一）
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MaoChuangAn的博客
12-26 2万+
想要自己学习MIG控制器已经很久了，刚开始学习的时候也是在网上到处搜索MIG控制器的资料，深知学习过程的不容易。因此本系列的教程一定会详细的写出关于MIG控制器的相关知识，方便大家一起学习。有问题的朋友可以在下方留言，一起学习和讨论。 关于DDR3的基本知识在这里我就不详细说了，只有在相关的地方会提上一嘴。本教程的目的只是教会大家如何使用MIG控制器，大家一定不要觉得MIG控制器有多难，其实很简...
Vivado例化多组DDR4 MIG核
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12-27 2687
xilinx mig的DDR4控制器相对以前的DDR3已经不同了，不能再一个MIG核里同时例化多个控制器，如果需要多组控制，需要例化多次，如果是官方的开发板，可以直接选用板级信息作为实际的物理引脚 这样的话，就无需手动添加物理约束，直接用IP核自带的约束就OK。 例如我这里用了两组DDR4： 注意名字（IP是分别生成的）是不一样的 ...
XIlinx MIG 控制DDR3 SO-DIMM内存条（二）：MIG IP核学习
w0shishabi的博客
11-28 7401
这里只学习DDR3 和 DDR2 SDRAM Memory Interface。 1 简介 Xilinx 7系列FPGA 存储器接口解决方案（MIS）IP核 组合了 预先设计的控制器（pre-engineered controller） 和 物理层（physical layer，PHY）接口。这个物理层接口连接【用户设计】或【AMBA AXI4（Advanced eXtensible Interface 4）】接口的DDR3、DDR2 SDRAM器件。 2 IP核自定义 2.1 设置IP核参数 2.1.1
Win8/Win8.1/Win10下Vivado例化MIG报错的解决办法
我的博客
12-24 7319
Win8/Win8.1/Win10例化MIG报错的解决办法如果你的系统是Win7那应该没问题，但如果是Win8、Win10的话，新建工程后例化MIG核的时候会报一个类似上图所示的错误：“Failed to generate IP ‘*‘. Failed to generate ‘Custom UI’ outputs:”。我在Win10上遇到过这个问题，只能理解为Vivado有bug或者Win7之后的
达芬奇pro开发板DDR3读写实验
middlewen的博客
06-29 304
左侧是用户接口，就是 用户（FPGA）同 MIG 交互的接口，用户只有充分掌握了这些接口才能操作 MIG。图上有个4:1,说明MIG 输出到app接口上的时钟ui_clk = 800M/4=200M ，即到时我们在写RTL逻辑代码时操作MIG核时，用的就是这个200M时钟；必须在①前提条件全部为高时，给出②地址和命令(app_cmd = 3’b000)，然后给出③写数据的信号，就成功写入数据到DDR了；③相对①②可以提前1拍，或最多延迟2拍，但是最好跟①②对齐，不容易出错。（重要）参考（很详细）
第一篇：DDR3和mig的介绍
Lynrxl的博客
03-21 1088
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。 本实验和工程基于Digilent的Arty Ar...
Xilinx DDR3 MIG IP核（2）--MIG IP核例程与读写测试
孤独的单刀
12-06 2万+
这篇文章会帮助您：1、学习Xilinx MIG IP核关于DDR3的官方示例设计；2、学会如何通过MIG IP核对DDR3做一个简单的读写测试。
DDR3/4_IP核应用--vivado
HackEle的博客
01-22 1425
参考资料《pg150-ultrascale-memory-ip》以该手册的脉络为主线，对DDR3/4控制器进行探讨。1.IP核结构根据官方提供的资料，IP核主要划分为三个部分，分别是用户接...
DDR3基础和数据读取
qq_50670020的博客
09-22 2052
工作电压（1.5V），240线接口，支持8bit预读取，工作频率在133MHz即可实现总线1066MHz的总线频率。频率从起跳等。芯片封装方式FBGA。
自己编写的xilix ddr3 IP核用户接口verilog程序
04-22
官方给的ddr3测试程序长达万行，有木有很痛苦的感觉？来来来，这个测试接口只有300行左右，实现了顺序写入及顺序读出，可以让你在半个小时之内了解具体的实现方法，本程序在ml605及ise14.4的ddr 3.92上验证过，可以正常读写，但仍然有bug,只是提供一个思路哈，我也在努力继续改进。
基于Xilinx FPGA的DDR3读写控制模块（包含整个工程）
07-05
基于Xilinx FPGA的DDR3控制器读写程序，此程序已经用于实际的项目中，读写控制很稳定。上传的是一个实际的DDR3工程，开发环境为Vivado 2017.4
基于MIG的DDR3读写测试电路Vivado工程已上板测试
04-01
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DDR4 MIG IP读写测试
08-10
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03-25
DDR3封装成fifo使用MIG ip core进行DDR3的读写操作 FPGA设计源代码及设计文档资料，外部看是一个fifo接口，内部使用ip core，有设计框图文档和代码能有查看，可在XILINX VIVADO平台上仿真测试。
xilinx DDR3控制mig IP的应用.rar
02-17
xilinx DDR3控制mig IP的应用 1-5 ,还包含其他一些资料信息，学习的好资料 xilinx DDR3控制mig IP的应用 1-5 ,还包含其他一些资料信息，学习的好资料
xilinx DDR3控制mig IP的应用（二）_ddr3_fpga_MIG_
09-29
介绍了基于xilinx芯片的DDR3控制mig IP的应用
Xilinx MIG IP核配置及仿真
匠心筑梦人
08-15 7581
DDR对于做项目来说，是必不可少的。一般用于数据缓存和平滑带宽。之前介绍了Altera DDR IP核的使用及仿真，今天再介绍下Xilinx DDR控制器MIG IP核的例化及仿真。 FPGA芯片：XC7K325T（KC705） 开发工具：Vivado 2014.4 1 IP Catalog中搜索MIG，点击相应IP进入如下配置界面。 （1）DDR控制器的个数，根据你的实际需求...
Xilinx 7系列例化MIG IP core DDR3读写
Gdadiao123的博客
02-04 1万+
DDR3读写在工程上多是通过例化MIG，调用生成IPcore的HDL FunctionalModel。DDR读写数据可以用到状态机，后期再添砖加瓦吧，当下先对比一下网上找的一段程序和自己例化后的程序。 另外，仿真了十余分钟，最后的是什么鬼？一头雾水T.T。想着每一次要分析信号要等那么久就难受。 7系列例化MIG IP core DDR3读写" alt="Xilinx 7系列例化MIG IP
xilinx fpga平台ddr3设计保姆式教程(3)mig ip核使用教程及ddr读写时序
最新发布
09-20
Xilinx FPGA平台DDR3设计保姆式教程（3）是关于使用MIG IP核及DDR读写时序的教程。 首先，MIG（Memory Interface Generator）是Xilinx提供的IP核，用于简化DDR3控制器接口的设计。在使用MIG IP核前，需要根据DDR3芯片的规格参数，使用MIG生成一个适用于特定器件的IP核文件。生成IP核文件后，可以将其添加到设计中。 使用MIG IP核时，需要正确设置IP核的参数，以满足设计需求。这些参数包括时钟频率、数据宽度、时序参数等。为了正确设置这些参数，可以参考DDR3芯片的数据手册和Xilinx提供的MIG IP核使用手册。 在DDR3读写时序中，有多个重要的信号需要注意。首先是时钟信号，它用于同步数据的传输。时钟信号的频率应根据DDR3规格进行设置，通常为DDR3规格中指定的频率(比如900MHz)的一半。然后是地址信号，它用于指定要读写的存储单元的位置。地址信号的宽度应根据DDR3规格进行设置，通常为规定的位数(比如13位)。接下来是控制信号，包括读使能信号和写使能信号，用于控制读写操作的进行。最后是数据信号，用于实际的数据传输。数据信号的宽度应根据DDR3规格和设计需求进行设置。 在设计中，需要根据DDR3芯片的时序要求，来设置合适的读写延迟和时序参数。这些参数可以通过MIG IP核的配置界面进行设置。此外，还需要根据DDR3芯片要求，使用适当的芯片选择信号和刷新操作，以确保DDR3的正常工作。 综上所述，使用Xilinx FPGA平台进行DDR3设计时，可以使用MIG IP核来简化接口设计，并根据DDR3规格和时序要求来设置相关参数。合理设置这些参数，可以保证DDR3的正常读写操作。

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