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SystemVerilog
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给米PHY
IC设计、IC验证
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嵌套的sequence中容易被忽略的bug
在sv以及UVM的学习开发中,遇到了一个很容易忽略的bug,并且此bug让自己卡在了do while循环中,于是记录。嵌套的sequence关于嵌套的sequence参见张强的《UVM实战》一书6.4章节。在6.4.2章节中特意提到了在sequence中使用rand变量时需要注意变量的命名。其实不论是rand变量,还是其他的变量命名,都要注意此bug,即尽量不要用同一个名称。例如,我有一个sequence1,其body中声明了transaction为tr,如下class sequence1 ext原创 2022-03-22 13:31:35 · 385 阅读 · 0 评论 -
SystemVerilog | 回调Callback必知必会
回调(callback)是一种在很多编程语言中都会使用的编程技巧。这算是一个感性的印象。关于回调函数,很多地方会用这句话来描述:“If you call me, I will call you back”。这句话说起来既形象又片面,毕竟不是简单的两者之间的关系,了解具体内容还得继续往下看。本文将进一步厘清回调函数的概念和术语,并给出SV和UVM使用回调函数的代码示例,最后例举一些在芯片验证中的使用场景。01 概念和术语例举一个场景,假设CC是个中国合法公民,今天CC的身份证丢了,然后到派转载 2022-02-15 14:51:44 · 1131 阅读 · 0 评论 -
SystemVerilog中的callback(回调)
1、什么是callbackcallback是SystemVerilog学习者的主要困惑点之一。许多人在许多论坛上都提出了相同的问题,但答案似乎并不能尽如人意。我们可以将数据成员传递给任何函数。现在考虑一种情况,将一个函数(例如func1)作为数据成员传递给另一个函数(例如func2),并且得到所谓的callback。之所以称为callback,是因为函数func2现在可以在其代码函数func1中的任何地方调用。如下图所示:这个是一个基类,其中:temp是一个方法 方法te.转载 2022-02-15 13:52:04 · 1235 阅读 · 0 评论