Quartus报错

quartus版本： Quartus Prime Standard Edition 18.1

1. Error (15465): WYSIWYG primitive “XXXTop:XXXTop_inst|adc_dac_top:adc_dac_inst|ad_fifo:ad_fifo_ADC_I|ad_fifo_fifo_181_hbp6cpq:fifo_0|dcfifo:dcfifo_component|dcfifo_ih62:auto_generated|altsyncram_cuc1:fifo_ram|ram_block5a6” has clk0 port that must be connected
   这是一个异步FIFO，给ad的，从仿真文件新建工程的时候报的这个错。看例化的接口没有问题，但一直往上找，找到顶层的时候发现写时钟直接赋值0。

经验：与RAM相关的WYSIWYG primitive错误或者是警告，则是RAM的输入端信号不通导致。https://www.cnblogs.com/sunev/archive/2012/05/28/2521655.html

2. 在升级IP核，如14.1升18.1，更换器件，如从Stratix 到Arria 时，报错，打开的tdf文件中显示的器件还是原来的器件，即使是重新生成IP也不能解决时，删掉工程文件夹下的db和incremental_db文件夹。