鉴相器：
1.过零采样鉴相器；
2.触发器型数字鉴相器；
3.超前－滞后型数字鉴相器；
4.奈奎斯特速率取样鉴相器。
TDC：检测参考时钟和分频器的输出信号的相位差，将结果以数字形式输出。
（单用VERILOG，不用约束，使用延迟线（Delay-Line)架构实现TDC的是没有可能（
本文介绍了ADPLL中鉴相器的四种类型，包括过零采样鉴相器、触发器型数字鉴相器等，并探讨了TDC的实现方式，特别是针对FPGA环境下使用延迟线架构的限制。此外，讨论了环路滤波器的两种结构和振荡器的两种设计，以及小数分频器的工作原理。最后，对比了ADPLL的性能指标，如是否闭环、频率范围和峰值抖动等。
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