FPGA
风且行
这个作者很懒,什么都没留下…
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DVB-S2工作总结
好久没有更博了,主要是近期一直在做DVB-S2的项目,这个项目是还是一个比较大的项目吧,整体的工作还是很多的,其中DVB-S2需要工作在VCM模式,涉及到模式切换,还有对应的一些算法,现在对这短时间的工作做一个阶段性的总结:1、发射端,由于个人不会信道编码,这部分就不提了,交织、映射、物理组帧、成型等这些工作还好,主要注意的是成型方案的选择,否则会在模式切换的时候出现星座图的串扰现象。2、接收端,这个重点说一下吧:2.1、匹配滤波(四相,消耗dsp就达200多个,主要也是没考虑资源优化的问题)原创 2020-10-31 18:53:15 · 3470 阅读 · 9 评论 -
接收机灵敏度的计算公式推导和分析
接收机灵敏度定义的接收机能够接收到的并且还能正常工作的最低电平强度。接收机灵敏度跟很多东西有关,如噪声系数、信号带宽、解调信噪比等,灵敏度一般来说越高(数值越低),说明...转载 2020-02-20 10:49:15 · 4456 阅读 · 0 评论 -
fir多相滤波器实现
这几天刚好要做成型,这里做个笔记:之前一直使用的多相查找表形式的实现成型,但是不适合目前的项目需求,所以采用fir ip实现多相,因为速率如果是250Mhz,再采用4倍插值去实现四相成型那么实际速率就是1Ghz了,这里用最傻瓜的模式去实现四相,就是将成型系数分成4相,然后用4路fir去做成型。一个fir本身是支持四路的设置,但是为了做得更简单点,更容易理解,直接使用四个fir。把数据存...原创 2019-12-06 11:05:33 · 3710 阅读 · 2 评论 -
基于vivado的fir ip核的重采样设计与实现
<!--一个博主专栏付费入口结束--> <link rel="stylesheet" href="https://csdnimg.cn/release/phoenix/template/css/ck_htmledit_views-4a3473df85.css"> ...转载 2019-12-05 20:32:00 · 860 阅读 · 0 评论 -
XILINX GTX学习笔记
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。 ...参考:https://blog.csdn.net/weixin_42229533/article/details/86541557转载 2019-10-28 09:16:44 · 3081 阅读 · 0 评论 -
封装带axi和axis总线的IP
封装带AXI总线的IP参考https://www.cnblogs.com/chensimin1990/p/7090861.html下面是我自己封装带axi和axis总线的IP的过程:参考上面链接添加了AXI总线,本来也想再添加一个AXI总线将名字改成AXIS,然后将属性stream类型,但是它的引脚有一个不是我要的,当然这也是一种添加AXIS总线的方法。现在说满足我自己封装的情况:1、...原创 2019-02-22 21:48:28 · 4437 阅读 · 0 评论 -
Xilinx FIFO IP core 使用
一、FIFO Generator IP的引脚信号含义1. almost full 和 almost empty flags用来指示只剩一个字了。2. Programmable full and empty status flags可以由用户自定义内容设定或者用专用的输入口进行设定。3. 对于V5的block RAM和built-in FIFO可以使用内嵌的寄存器。使用这个寄存器可以提高...原创 2020-02-20 12:21:10 · 558 阅读 · 0 评论 -
有用的Verilog系统任务
Useful SystemVerilog System TasksUseful SystemVerilog System Tasks Task Name Description $sscanf(str,format,args); $sscanf 将字符串按照某个模板格式进行扫描,其字符串格式和C语言中的printf()函数类似 $sformat(str,...原创 2018-11-05 10:41:50 · 598 阅读 · 0 评论 -
Vivado将模块封装为IP的方法(网表文件)
在给别人用自己的工程时可以封装IP,Vivado用封装IP的工具,可以得到像xilinx的ip一样的可以配置参数的IP核,但是用其他工程调用后发现还是能看到源文件,如何将工程源文件加密,暂时没有找到方法,如果知道还请赐教。而直接用.edif网表文件作为ip的方法如下:1、建立工程设置顶层模块将需要封装的模块设置为顶层模块。(shift_bus模块)2、综合待封装模块vivado综合时会...转载 2018-10-22 22:11:18 · 6594 阅读 · 0 评论 -
关于AD9371调试笔记
目前已经成功验证几个平台上AD9371的工作。现在写一下调试心得。1、时钟资源。不同板载的时钟支持不一样,比如:7系列是MMCME2,ULTRASCLALE是MMCME2,VIRTEX6是MMCM等等。2、存储资源:DDR2/DDR3/DDR4。3、接口问题。常规接口是LVDS,最大速率只支持1Gbit,要想速率做的更高就需要JESD204B这样高速串行接口啦。几个要点:1、A...原创 2018-10-22 21:36:52 · 12402 阅读 · 70 评论 -
sysclk出错
问题如下:[Place 30-575] Sub-optimal placement for a clock-capable IO pin and MMCM pair. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in t...原创 2018-10-08 20:15:40 · 5188 阅读 · 0 评论 -
vivado生产edif
出现 https://china.xilinx.com/support/answers/54074.html 综合完成后会跳出个框框,选择open synthesis write_edif module.edf write_verilog -mode port module_stub.v(Vivado2015.3) write_verilog -mode synt...转载 2018-10-25 10:00:03 · 2254 阅读 · 0 评论 -
SDK luanch 出错
SDK 出错 Path for project must have only one segment这是怎么回事啊Project -> Properties -> Run/Debug Settings:1. select "Launching New_configuration"2. Delete3. OK原创 2018-09-13 12:24:57 · 397 阅读 · 0 评论