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Arm-A53资料
2012年10月Cortex-A53推出了市场,它带来了ARMv8指令集,在高能效比、节省面积基础上还有显著的性能提升。目前Cortex-A53已可以授权,ARM多个合作伙伴会在2014年推出相关芯片。开发者、OEM厂商和SoC设计者需要了解的Cortex-A53的几个重要特点如下: 1、ARM低功耗/高效率的传承 ARM9是ARM历史上授权最多的处理器,有超过250个授权。它树立了一个非常重要的功率/成本平衡的最有效点。 基于ARM926的功能手机(Nokia ...原创 2021-06-30 16:42:42 · 12092 阅读 · 0 评论 -
arm A53 指令优化指南
natural assemblyno register dependency, no penaltyld1 {v0.4s}, [r0], #16fmla v10.4s, v16.4s, v24.s[0]fmla v11.4s, v16.4s, v24.s[1]fmla v12.4s, v16.4s, v24.s[2]fmla v13.4s, v16.4s, v24.s[3]A53128bit vector load cannot be dual is原创 2021-06-08 14:37:57 · 973 阅读 · 0 评论 -
RK1109 RK1126等芯片来袭,2020年瑞芯微旗下SoC一览
2019年就要结束了,来年的主角也已经到位,在此跟大家分享一下瑞芯微在2020年推出的RK35XX系列的新一代通用型SoC:RK3588、RK3566和RK3530,以及其应用场景,方便行业定制项目选型。在此附上一张瑞芯微的产品路线图,以供大家参考。瑞芯微旗下SoC路线图从上面这张图我们可以清晰的看出,在2020年瑞芯微推出的产品主要是面向物联网人工智能/机器视觉和机顶盒领域。鉴于在前不久瑞芯微刚发布了RK2108和RK2208这两款面向音频领域的SoC,因此2020年没有新品推出也算正常。不过转载 2020-09-28 14:22:33 · 15101 阅读 · 1 评论 -
代码执行流水之循环展开优化
IF:Instruction Fetch,取指令ID:Instruction Decode,译码(应该是取数同时译码的过程)EX:Exec,执行MEM:访存,从数据存储器中读WB:Write Back,写回,将数据写到寄存器中。https://www.cnblogs.com/CorePower/p/CorePower.html链接贴上,日后来补!...原创 2020-05-12 17:57:07 · 7384 阅读 · 2 评论 -
硬件中断与软件中断
中断定义:指当出现需要时,CPU暂时停止当前程序的执行转而执行处理新情况的程序和执行过程。硬件中断是由与系统相连的外设(比如网卡 硬盘 键盘等)自动产生的. 每个设备或设备集都有他自己的IRQ(中断请求), 基于IRQ, CPU可以将相应的请求分发到相应的硬件驱动上(注: 硬件驱动通常是内核中的一个子程序, 而不是一个独立的进程).处理中断的驱动是需要运行在CPU上的, 因此, 当中断产生时,...原创 2018-08-05 23:26:52 · 13494 阅读 · 0 评论 -
TCM与Cache介绍
DMADMA=Direct Memory Access。这是一种通过硬件实现的数据传输机制。简单的说,就是不在CPU的参与下完成数据的传输。DMA是一种硬件设备。这种设备的工作原理是这样的:——首先CPU告诉DMA设备,要有一堆数据需要传输,为了效率而请它出马。(DMA请求)——DMA收到CPU的消息,开始准备。此时CPU把数据源地址、数据目标地址、传输数据量、传输模式等等参数告诉它...原创 2019-04-04 21:51:22 · 7819 阅读 · 0 评论 -
关于DRAM、SRAM、cache、cpu、寄存器、主存之间的联系与区别
最近在研究openblas里面用到的gemm矩阵加速思想,涉及到很多cache缓存的问题,便有了这篇文章作为记录先一句话说明数据流的流通路径:计算机的计算数据需要从磁盘调度到内存,然后再调度到L2 Cache,再到L1 Cache,最后进CPU寄存器进行计算。一、DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)DRAM只能将数据保持很短的时间。为了保持数据,DRA...原创 2019-09-03 20:00:06 · 26297 阅读 · 2 评论