基于FPGA的基础程序设计
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学习FPGA过程中,学习和设计的基础程序模块
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基于FPGA的数字跑表设计
数字跑表的FPGA设计目录〇、设计要求一、数字跑表计时模块的设计二、数码管显示设计三、按键扫描和消抖模块四、综合设计〇、设计要求1、整体设计框图如下。实现具备下诉功能需求的跑表。由数码管显示百分秒、秒、分等计时。2、任务分析输入端口:1)复位信号CLR,当CLR=1,输出全部置0,当CLR=0,系统正常工作。2)暂停信号PAUSE,当PAU...原创 2019-12-10 13:36:33 · 10545 阅读 · 11 评论 -
基于FPGA的关于flash一些学习记录
基于FPGA的关于flash一些学习记录使用winbond 公司的 128Mbit Qual SPI 接口的 FLASH,芯号为 W25Q128BV, 支持 SPI, Dual SPI 和 Quad SPI 接口方式。在 Fast Read 模式,接口的时钟速率最大可以达到 104Mhz。FLASH 的容量由 65,536 个 256-byte 的 Page 组成。W25Q128 的擦除方法...原创 2019-04-26 16:50:15 · 10196 阅读 · 8 评论 -
简单乘法器和除法器的FPGA设计
△串行乘法器设计--见模块serial_multplier ,8位的乘法器实现基本思路为,a的值,分别乘以b的每一个值(b<<1),然后相加。主要计算程序如下。流水线乘法:节约资源,浪费时间。算一次乘法要13个时钟。若用多个寄存器同时缓存中间变量,可设计并行的乘法器。仿真程序仿真结果小结:乘法器的设计思想,其实就是把乘法还原成加法来实现。注意一点...原创 2019-03-23 12:55:58 · 4150 阅读 · 0 评论 -
通用奇数分频FPGA设计
奇数分频FPGA设计--完整Verilog程序为CSDN资源的clk_div3 模块部分核心程序:仿真结果:小结:上述程序思路。利用主时钟的上升沿和下降沿分别产生6分频的时钟clk_1to3P和clk_1to3N,该时钟占空比为1/3,即高电平1个周期,电平2个周期。再利用两个时钟的高电平交叉部分刚好=1.5倍源时钟,“异或”后,得到3分频的时钟clk_out,即1.5倍的...原创 2019-03-21 13:24:37 · 568 阅读 · 0 评论 -
FPGA研究与实战—RAM学习与测试
FPGA研究与实战—RAM学习与测试20181009-1010 William前言:基于ISE14.7中的RAM模块IP核,进行Verilog程序设计。目的在于,完全掌握RAM的使用,实现基本的双端口读写。具体有以下几个部分。1,实现双口RAM,完全掌握调用IP核的流程;2,要深入了解RAM,那么进行测试,模拟1450字节数据,然后写入RAM看看分布情况;3,然后在看看读出情...原创 2018-10-10 15:24:51 · 892 阅读 · 2 评论