基于FPGA的数字跑表设计

数字跑表的FPGA设计

目录

〇、设计要求

一、数字跑表计时模块的设计

二、数码管显示设计

三、按键扫描和消抖模块

四、综合设计

 

〇、设计要求

1、整体设计框图如下。实现具备下诉功能需求的跑表。由数码管显示百分秒、秒、分等计时。

2、任务分析

输入端口：

1）复位信号CLR，当CLR=1，输出全部置0，当CLR=0，系统正常工作。

2）暂停信号PAUSE，当PAUSE=1，暂停计数，当PAUSE=0，正常计数。

3）系统时钟CLK50M，CLK=50MHz。

输出端口：

数码管位选选通控制，选择哪个数码管亮——dig_tube，位宽8位，依次控制8个数码管。

数码管段选，即每个数码管的七段显示控制——dig_code，位宽8位，数码管显示值。