【EDA】1101 序列检测器设计与仿真

🌵🌵🌵前言

✨你好啊,我是“ 怪& ”,是一名在校大学生哦。
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一、题目要求

1101 序列检测器设计与仿真
实验报告要求先画出状态转移图,然后根据状态转移图写程序

二、代码


module fsml1101(clk,clr,in,out);
input clk;
input clr;
input in;

output reg out;
parameter	s0=0,s1=1,s2=2,s3=3,s4=4;	//五个状态s0:0 s1:1 s2:11 s3:110 s4:1101
reg[2:0]cs,ns;

always@(posedge clk,posedge clr)
	if(clr) cs=s0;
	else cs<=ns;

always@(cs,in)
	case(cs)
		s0: if(in)ns=s1;	else ns=s0;
		s1: if(in)ns=s2;	else ns=s0;
		s2: if(in)ns=s2;	else ns=s3;
		s3: if(in)ns=s4;	else ns=s0;
		s4: if(in)ns=s2;	else ns=s0;
		default: ns=s0;
	endcase

always@(cs)
	if(cs==s4)	out=1;
	else out=0;
endmodule

三、效果

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❤️❤️❤️忙碌的敲代码也不要忘了浪漫鸭!

💪💪💪今日份14公里的running,冲鸭!

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一、实验目的: 1、深入了解与掌握同步时序逻辑电路的设计过程; 2、了解74LS74、74LS08、74LS32及74LS04芯片的功能; 3、能够根据电路图连接好实物图,并实现其功能。学会设计过程中的检验与完善。 、实验内容描述: 题目:“1 1 1”序列检测器。 原始条件:使用D触发器( 74 LS 74 )、“与”门 ( 74 LS 08 )、“或”门( 74 LS 32 )、非门 ( 74 LS 04 ),设计“1 1 1”序列检测器。 集成电路引脚图: D触发器( 74 LS 74 ) “与”门 ( 74 LS 08 ) “或........ 三、实验设计过程: 第1步,画出原始状态图和状态表。 根据任务书要求,设计序列检测器有一个外部输入x和一个外部输出Z。输入和输出的逻辑关系为:当外部输入x第一个为“1”,外部输出Z为“0”;当外部输入x第个为“1”,外部输出Z为“0”;当外部输入x第三个为“1”,外部输出Z才为“1”。假定有一个外部输入x序列以及外部输出Z为: 输入x: 0 1 0 1 1 1 0 1 1 1 1 0 1 输出Z: 0 0 0 0 0 1 0 0 0 1 1 0 0 要判别序列检测器是否连续接收了“111”,电路必须用不同的状态记载外部输入x的值。假设电路的初始状态为A,x输入第一个“1”,检测器状态由A装换到B,用状态B记载检测器接受了111序列的第一个“1”,这时外部输出Z=0;x输入第个“1”,检测器状态由B装换到C,用状态C记载检测器接受了111序列的第个“1”,外部输出Z=0;x输入第三个“1”,检测器状态由C装换到D,外部输出Z=1。然后再根据外部输入及其他情况时的状态转移,写出相应的输出。以上分析了序列检测器工作,由此可画出图7-1所示的原始状态图。根据原始状态图可列出原始状态表,如表7-2所示。 现态 次态/输出 x = 0 x = 1 A A / 0 B / 0 B A / 0 C / 0 C A / 0 D / 1 D A / 0 D / 1 (表 7-2 原始状态表) (图
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