VSCode编辑Verilog特性:
- 语法高亮(关键词,数字等)
- 支持Verilog和System Verilog
- 支持自动补全(包括关键词和定义的变量等)
- 语法纠错(Vivado逻辑仿真—xvlog)
- 目录搜索(搜索整个工作目录下的变量)
- 支持自动生成测试文件
因为以前用Vscode写过一段时间的micro python,感觉用起来挺顺手的。刚好最近在写Verilog,结果发现vivado自带的文本编辑器实在有点吃力,就找了下资料,结果发现用Vscode写Verilog,效果意外的好,写起来非常的顺手,就来安利一波了。 - 关于如何设置VSCode为Vivado的编辑器,可以参考这位博主的文章,讲的非常详细:
https://blog.csdn.net/qq_39498701/article/details/84668833
特性展示
语法高亮
VsCode里面对Verilog的关键词,数字等进行了高亮,颜色设置,一目了然。
多行操作
对端口进行例化的时候,可以连续多行输入,非常方便。
自动补全
能够根据输入的字符进行关键词和已经定义变量的补全,提高效率。
自动纠错
能够根据X-Vlog,纠正编写的Verilog的语法错误,点击错误信息跳转到出错行。
全局搜索
能够搜索整个工作目录下的变量,并点击跳转。
自动生成测试模块
通过Testbench能够自动生成测试模块。
综上
Vscode代替vivadod的编辑器,编写Verilog的还是很方便的,效率也不错,强烈安利一波。