verilog
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诛诸
这个作者很懒,什么都没留下…
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RTL综合<一>
这次介绍一些有关RTL综合的知识组合逻辑综合可综合的逻辑可由以下方式描述:结构化的基本门网表一系列连续赋值语句一个电平敏感的周期性行为门级网表综合module test( input a, b, c, d, e, output y1_out, y2_out);wire y1, y2, y3, y4, y5, y6, y7, y8;and (y1, a,原创 2016-10-13 21:17:31 · 9439 阅读 · 0 评论 -
RTL综合<2>----for循环
对于现在的仿真器,for循环一般都是可以综合的。`timescale 1ns / 1psmodule test( input clk, rst_n, input [7:0] data, output reg [2:0] num);//=====================================int原创 2016-10-14 15:37:58 · 1191 阅读 · 1 评论 -
Verilog中的批处理generate和缩减运算符
最近在写贪吃蛇程序时遇到了一个问题,贪吃蛇的每节参数必须全部定义,相当于一个结构体,里面有坐标和方向,当我想把贪吃蛇的长度从2节变为多节时,遇到了一个很大的问题,虽然后面每节的代码和前面的近似,但是代码量巨大,一个一个复制会非常麻烦,于是经过查资料后,发现generate语句是个不错的东西。在body结构体中,每次移动 body1_x <= head_x; body1_y <= hea原创 2016-10-13 19:49:31 · 2954 阅读 · 0 评论