RTL综合<2>----for循环

最新推荐文章于 2024-07-31 22:21:25 发布

诛诸

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分类专栏： verilog 文章标签： verilog

本文链接：https://blog.csdn.net/qq_23831743/article/details/52816403

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博客探讨了Verilog中for循环的综合问题，通过示例代码和仿真波形展示了在某些情况下，for循环可能无法正确实现预期功能，特别是在涉及前向依赖的结果计算时。建议仅对简单的独立赋值进行综合。

摘要由CSDN通过智能技术生成

对于现在的仿真器，for循环一般都是可以综合的。

`timescale 1ns / 1ps
module    test(
    input               clk, rst_n,
    input       [7:0]   data,
    output  reg [2:0]   num
);
//=====================================
integer i;
always@(posedge clk)
begin
    if(!rst_n)
        num <= 3'd0;
    else for (i=0