数字电子钟逻辑电路设计

技术苦行僧

已于 2023-11-07 08:32:03 修改

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分类专栏：数字电路文章标签：硬件工程经验分享

于 2023-11-07 08:20:26 首次发布

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一、设计要求

用中、小规模集成电路设计一台能显示时、分、秒的数字电子钟，要求如下：

1.由晶振电路产生1Hz标准秒信号。

2.秒、分为00～59六十进制计数器。

3. 时为00～23二十四进制计数器。

4. 可手动校时：能分别进行秒、分、时的校时。只要将开关置于手动位置，可分别对秒、分、时进行手动脉冲输入调整或连续脉冲输入的校正。

5. 整点报时。整点报时电路要求在每个整点前鸣叫五次低音（500Hz），整点时再呜叫一次高音（1000Hz）。

二、设计方案选择及电路原理方框图

数字电子钟所采用的是十六进制计数器74LS161和十进制计数器74SL160，根据时分秒各个部分的的不同功能，设计成不同进制。秒的个位，需要10进制计数器，十位需6进制计数器（计数到59时清零并进位）。秒部分设计与分钟的设计完全相同；时部分的设计为当时钟计数到24时，使计数器的小时部分清零，从而实现整体循环计时的功能。

⑴晶体振荡器电路：晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

⑵分频器电路：分频器电路将32768Hz的高频方波信号经15次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。

⑶时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器，还有日个位计数器电路构成。其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器，日个位计数器为7进制计数器。

⑷译码驱动电路：译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。

数字电子钟逻辑电路由时间脉冲产生电路、分频器电路、时间计数器电路、译码驱动电路、显示单元电路组成。

三、单元电路设计

3.1 时间脉冲产生电路

晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联。在晶振输出引脚 XO 和晶振输入引脚 XI 之间用一个电阻连接, 对于CMOS 芯片通常是数M 到数十M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了。这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振。石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率。晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡。在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围。外接时大约是数 PF 到数十 PF, 依频率和石英晶体的特性而定。并且，这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是 0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量。

石英晶体振荡电路:采用的32768晶体振荡电路,其频率为32768Hz,然后再经过15分频电路可得到标准的1Hz的脉冲输出.R的阻值,对于TTL门电路通常在0.7～2KΩ之间;对于CMOS门则常在10～100MΩ之间。

本系统中；选取R=10MΩ，选取C1=C2=30pF[2]。

根据设计要求，时间脉冲信号由晶振电路产生，所以方案只有晶振电路，因此用晶体振荡器组成时间脉冲产生电路作为时间标准信号源。

3.2 分频器电路

通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1HZ的分频倍数为15，即实现该分频功能的计数器相当于15级2进制计数器。从尽量减少元器件数量的角度来考虑，这里可选多极2进制计数电路CD4060和CD4040来构成分频电路。CD4060和CD4040在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。综上所述，可选择CD4060同时构成振荡电路和分频电路。利用时计数电路中多一个2分频器可实现15级2分频，即可得1Hz信号。

3.3 时间计数器电路

由74HC161构成的60进制递增计数器电路如图3所示。它是由两个74HC161级联构成的，右边的74HC161为第一级，脉冲信号从该74HC161的CLK端输入，该74HC161就对输入的脉冲信号进行加计数，当Q3Q2Q1Q0=1010时，通过反馈清零，该74HC161输出端立即变为零。左边的74HC161为第二级，在第一级反馈清零的同时，也给了第二级74HC161的CLK端一个脉冲信号，第二级就计一次数，当第二级的74HC161的Q3Q2Q1Q0=0110时，通过反馈清零，第二级的74HC161输出端立即变为零。这样，通过两个74HC161级联就构成了一个60进制计数器。

24进制递增计数器是由两个74HC161级联构成的，右边的74HC161为第一级，脉冲信号从该74HC161的CLK端输入，该74HC161就对输入的脉冲信号进行加计数，由于24进制第一级清零不同于60进制那么简单，60进制只需在Q3Q2Q1Q0=1010时反馈清零，而24进制有两种情况都需清零。第一种和60进制一样，在Q3Q2Q1Q0=1010时反馈清零；第二种则较为复杂一些，这种情况需要和第二级（左边的74HC161）联合起来清零，当第一级的Q3Q2Q1Q0=0100且第二级的Q3Q2Q1Q0=0011时，它们共同给第一级的74HC161一个清零信号，此时第一级的74HC161输出端立即变为零。在第一级Q3Q2Q1Q0=1010时反馈清零的同时，也给了第二级74HC161的CLK端一个脉冲信号，第二级就计一次数，当第二级的74HC161的Q3Q2Q1Q0=0011时，通过反馈清零，第二级的74HC161输出端立即变为零。这样，通过两个74HC161级联就构成了一个24进制计数器。

3.4 译码驱动及显示单元电路

用74LS48作计数器与显示单元之间的桥接，由74HC161和74LS48还有数码显示管构成的时钟计数显示电路如图5所示。它是由4部分组成的，第一、二部分都是为60进制的计数器及数码管组成的，第三部分是由24进制的计数器和数码管组成的。第一部分为秒计数部分（最下面2个74HC161及对应的数码管），第二部分为分计数部分（最中间2个74HC161及对应的数码管），第三部分为时计数部分（最上面2个74HC161及对应的数码管）。这三部分之间是通过级联起来的，当第一部分计数到60的同时会产生一个“进位信号”，将这个“进位信号”输送到第二部分，第二部分就计数一次，这样，第一部分每计数60次，第二部分就计数一次，这就完成了秒与分之间的级联。第二部分与第三部分的级联是：当第二部分计数到60的同时同样也会产生一个“进位信号”，会将这个“进位信号”输送到第三部分，第三部分就计数一次，这样，第二部分每计数60次，第三部分就计数一次，这就完成了分与时之间的级联，同理第四部分周显也同样级联。这样一来，就完成了整个时、分、秒的级联，再加上上层用于桥接的74LS48和各个计数器所对应的数码管，共同构成了时钟的计数显示部分。

四、过程论述

通过外接时钟脉冲CP的作用下,秒的个位加法计数器开始记数，通过译码器和数码显示管显示数字即计数器。当经过10个脉冲信号后，秒个位计数器完成一次循环，秒十位计数器的CP与秒个位计数器的CP同步,秒个位计数器的Qcc使得秒十位的P和T端同时为1（Qcc为进位端，当个位为9时进位并Qcc=1）,从而秒十位开始计数，秒十位计数器工作1次，通过译码器和数码显示管，秒十位数字加1。当经过60个脉冲信号，秒部分完成一个周期，分钟个位计数器的CP通过秒十位计数器的Q2Q1与非得到脉冲，分钟个位计数器工作一次，通过译码器和数码显示管，分钟的个位数字加1。分部分的工作方式与秒部分完全相同。当经过3600个脉冲信号，分钟部分完成一个周期，小时个位计数器的CP通过分十位计数器的Q2Q1与非得到脉冲，小时个位计数器工作一次，通过译码器和数码显示管，小时的个位数字加1。当小时个位部分完成一个周期，小时十位计数器的CP与小时个位计数器的CP同步, 小时个位计数器的Qcc使得小时十位的P和T端同时为1,从而小时十位开始计数，小时十位计数器工作1次，通过译码器和数码显示管，小时的十位数字加1。当小时十位部分计数到2同时小时的个位部分计数到4，小时个位计数器的清零端和十位计数器的清零端通过小时个位计数器的Q2和小时十位计数器的Q1与非得到信号，小时部分清零，从而完成了1次24小时计时。