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FPGA
文章平均质量分 58
海盐nnn
这个作者很懒,什么都没留下…
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Vivado中异步FIFO IP核的使用与思考
Vivado中异步FIFO IP核的使用与思考1、异步FIFO简介FIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,它与普通存储器的区别是没有外部读写地址线,这样使用起来非常简单,但缺点就是只能顺序写入数据。异步FIFO 是指读写时钟不一致,读写时钟是互相独立的,多用于跨时钟域的数据传输,也可用于位宽变换。2、实验过程本次实验平台基于正点原子领航者ZYNQ开发板,代码等教程均参考正点原子ZYNQ系列教程。思维导图如下 具体代码不再附加 读写模块推荐使用三段式原创 2022-04-19 15:35:33 · 6493 阅读 · 1 评论 -
Vivado IP核使用之RAM实验
Vivado IP核使用之RAM实验RAM简介RAM的英文全称是Random Access Memory,即随机存取存储器,它可以随时把数据写入任一指定地址的存储单元,也可以随时从任一指定地址中读出数据,其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。我们将对Vivado软件生成的RAM IP核进行读写测试,并向大家介绍Xilinx RAM IP核的使用方法。Vivado软件自带了BMG IP核(Block Memory Generator,块RAM生成原创 2022-04-16 22:09:50 · 8218 阅读 · 0 评论 -
Vivado 时钟IP核的使用
Vivado 时钟IP核的使用简介在Xilinx的FPGA中,CMT包含PLL和MMCM。PLL(Phase Locked Loop): 为锁相回路或锁相环,用来统一整合时钟信号,使高频器件正常工作,如内存的存取资料等。PLL用于振荡器中的反馈技术。MMCM(混合模式时钟管理):是基于PLL的新型混合模式时钟管理器,实现了最低的抖动和抖动滤波,为高性能的FPGA设计提供更高性能的时钟管理功能。时钟IP核的配置IP核名称为Clocking Wizard,直接在IP Catalog中搜索即可。[外原创 2022-04-16 12:38:45 · 6909 阅读 · 0 评论 -
HDLbits基础知识点与部分题目解析(2)
HDLbits基础知识点与部分题目解析(2)小知识点if语句中常用添加begin-end来减少书写上的歧义,以避免if-else配对歧义case 语句中的 x 或 z 的比较逻辑是不可综合的,所以一般不建议在 case 语句中使用 x 或 z 作为比较值casex、casez 一般是不可综合的,多用于仿真模块例化时,一般input 端口不能删除,否则编译报错,output 端口可以删除、悬空。RHS(right hand side)LHS(left hand side)原创 2022-04-05 15:09:56 · 1801 阅读 · 0 评论 -
HDLbits基础知识点与部分题目解析(1)
HDLbits基础知识点与部分题目解析(1)基础知识线网(wire)wire 类型表示硬件单元之间的物理连线,由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量,缺省值一般为 “Z”。在定义wire型变量时不要忘记定义位宽,默认为1bit寄存器(reg)寄存器(reg)用来表示存储单元,它会保持数据原有的值,直到被改写。reg变量通常在always块中被综合成变压触发器,在组合逻辑中北综合成wire型变量。定义位宽时通常高位在左,表示最高有效位在左。// Verilog原创 2022-04-03 12:09:30 · 2080 阅读 · 0 评论